KR100266679B1 - 디램용 펄스발생회로 - Google Patents

디램용 펄스발생회로 Download PDF

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Abstract

본 발명은 펄스발생회로에 관한 것으로서, 특히 고주파의 신호가 입력될 때에는 고정폭의 출력펄스신호를 출력하고, 저주파의 신호가 입력될 때에는 가변폭의 출력펄스신호를 출력하는 디램용 펄스발생회로에 관한 것이다.
본 발명은 반도체 소자의 동작 범위를 크게 하여 오동작을 방지하기 위한 것으로서, 고주파의 입력신호가 입력될 때에는 고정폭의 출력펄스신호를 출력하는 고정펄스발생부와, 저주파의 입력신호가 입력될 때에는 가변폭의 출력펄스신호를 출력하는 펄스지연부와, 입력신호를 반전시키는 인버터와, 입력신호 및 반전된 입력신호를 입력받아서 그 입력신호의 펄스폭을 감지하는 로우 및 하이펄스폭감지부와, 상기 로우 및 하이펄스폭감지부로부터 출력되는 로우 및 하이펄스폭신호를 래치하는 제 1 및 제 2래치부와, 상기 제 1 및 제 2래치부로부터 출력되는 제 1 및 제 2플래그신호를 논리연산하여 제 3플래그신호를 출력하는 노아게이트와, 제 3플래그신호에 의하여 상기 고정펄스발생부와 상기 펄스지연부를 선택하여 출력펄스신호를 출력하는 멀티플렉서로 구성되어, 반도체 소자를 제어하는 제어신호들 사이의 타이밍 스큐를 일으키지 않으므로, 반도체소자의 동작에 신뢰성을 증가시킬 수 있다

Description

디램용 펄스발생회로
본 발명은 펄스발생회로에 관한 것으로서, 특히 고주파의 신호가 입력될 때는 고정폭의 출력펄스신호를 출력하고, 저주파의 신호가 입력될 때는 가변폭의 출력펄스신호를 출력하는 디램용 펄스발생회로에 관한 것이다.
일반적으로 디램이 동작하는 주파수 범위는 수십 MHz이고, 또한 점점 그 동작 주파수가 더 높아지고 있기 때문에, 결국에는 그 동작 주파수 범위는 더 넓어지고 있는 추세에 있다. 따라서, 넓은 범위에서 디램을 동작시키려면 그 디램을 제어하는 신호들이 서로 타이밍스큐(timing skew)를 일으키지 않아야 한다.
종래의 디램용 펄스발생회로의 구성과 동작을 도면과 함께 상세하게 설명하면 다음과 같다.
도 1은, 종래의 디램용 펄스발생회로를 도시한 것으로서, 입력신호(CLK)를 지연시켜 지연신호(Z)를 출력하는 지연부(10)와, 입력신호(CLK)와 상기 지연신호(Z)를 입력받아 출력펄스신호(CP)를 생성하는 앤드게이트(ND1)로 구성되고, 여기서, 상기 지연부(10)는 홀수의 복수 개의 인버터(IN1, IN2 . . . IN2n-1)를 갖는다.
상기와 같은 종래의 디램용 펄스발생회로는, 입력신호의 주파수에 상관없이 일정한 출력펄스신호(CP)를 출력하게 되는데, 이 과정을 도 2와 도 3에 도시하였다.
도 2(a)가, 고주파의 입력신호(CLK)라면, 그 입력신호(CLK)를 입력받는 지연부(10)는, 도 2(b)에 도시된 바와 같이, 지연신호(Z)를 출력하고, 그 입력신호(CK) 및 지연신호(Z)를 입력받은 상기 앤드게이트(ND1)는, 도 2(c)에 도시된 바와 같이, 일정한 펄스폭(td1)을 가지는 출력펄스신호(CP)를 생성한다. 이때, 상기 출력펄스신호(CP)의 폭(td1)은 오로지 상기 지연부(10)를 구성하는 인버터(IN1, IN2, . . ., IN2n-1)의 수에 의해서만 결정된다.
도 2(a) 내지 도 2(c)를 설명한 것과 마찬가지로, 도 3(a)가 저주파 입력신호(CLK')라면, 저주파의 신호를 지연시키는 지연부(10)는, 도 3(b)에 도시된 바와 같이, 도 2(a)의 고주파의 입력신호를 지연시킨 시간(td1)과 동일하게 지연신호(Z')를 출력한다. 따라서, 저주파의 신호(CLK') 및 상기 저주파의 지연신호(Z')를 입력하는 앤드게이트(ND1)는, 도 3(c)에 도시된 바와 같이, 고주파의 신호(CLK)로부터 생성된 출력펄스신호(CP)와 동일한 출력펄스신호(CP')를 출력한다. 왜냐하면, 상기 출력펄스신호들(CP 및 CP')은 인버터들(IN1, IN2, . . ., IN2n-1)의 수에 의해서만 결정되기 때문이다.
지금까지 설명한 것은, 입력신호(CLK)의 주파수에 상관없이, 펄스발생회로로부터 출력되는 출력펄스신호의 폭은, 오로지 그 펄스발생회로의 지연부(10)에 포함된 인버터들(IN1, IN2, . . ., IN2n-1)의 수에 의해서만 결정되는 것에 관한 것이었고, 디램을 제어하기 위하여 고주파수가 입력되어 생성되는 펄스발생회로의 출력펄스신호는, 그 디램을 제어하는 다른 제어신호들과 타이밍스큐(timing skew)를 일으키지 않고, 그 디램을 오동작 없이 제어할 수 있는 것에 관한 것이었다.
그러나, 디램을 동작시키는 주파수의 범위가 넓어짐에 따라, 디램을 제어하기 위하여 저주파수가 입력되어 생성되는 종래의 펄스발생회로의 출력펄스신호는, 고주파수가 입력되어 생성되는 출력펄스신호와 동일한 펄스폭을 갖기 때문에, 상기 저주파수에 의하여 생성되는 다른 제어신호들과 타이밍 스큐를 일으키게 되어 디램이 올바르게 동작하지 않는 문제점이 발생한다.
따라서, 본 발명은 상기 종래의 디램용 펄스발생회로의 문제점을 제거하여, 입력신호의 주파수에 따라서, 고주파수의 입력신호가 입력되면 고정폭을 갖는 출력펄스신호를 생성하고, 저주파의 입력신호가 입력되면 가변폭을 갖는 출력펄스신호를 생성하여 저주파 영역에서 디램의 동작 범위를 크게 할 수 있는 새로운 디램용 펄스발생회로를 제공하는데 그 목적이 있다.
도 1은 종래의 펄스발생회로 상세도이다.
도 2는 고주파의 신호가 입력될 때, 종래의 펄스발생회로에 의하여 생성되는 출력펄스신호의 생성과정을 나타낸 도이다.
도 3은 저주파의 신호가 입력될 때, 종래의 펄스발생회로에 의하여 생성되는 출력펄스신호의 생성과정을 나타낸 도이다.
도 4는 본 발명에 의하여 구성된 펄스발생회로의 개략도이다.
도 5는 본 발명의 펄스발생회로에서 로우펄스폭감지부를 상세하게 나타낸 도이다.
도 6은 본 발명의 펄스발생회로에서, 제 1래치부의 상세도이다.
도 7은 펄스폭감지부에 의하여, 입력신호의 폭을 감지하는 과정을 나타낸 도이다.
도 8은 펄스폭에 따라서, 제 3플래그신호의 상태를 나타낸 도이다.
*** 도면의 주요 부분에 대한 부호 설명 ***
10, 20: 지연부 30: 로우펄스폭감지부
50: 하이펄스폭감지부 40, 60: 제 1 및 제 2래치부
100: 고정펄스발생부 200: 펄스지연부
300: 펄스폭감지부 400: 멀티플렉서
본 발명은 펄스발생회로에 관한 것으로서, 특히 고주파의 신호가 입력될 때는 고정폭을 갖는 출력펄스신호를 출력하고, 저주파의 신호가 입력될 때는 가변폭을 갖는 출력펄스신호를 출력하는 디램용 펄스발생회로에 관한 것이다.
본 발명의 구성과 동작을 도면과 함께 상세하게 설명하면 다음과 같다.
도 4는 본 발명의 디램용 펄스발생회로로서, 고정폭의 펄스신호(CP1)를 생성하는 고정펄스발생부(100)와, 가변폭의 펄스신호(CP2)를 생성하는 펄스지연부(200)와, 입력신호(CLKB)를 반전시키는 인버터(I3)와, 입력신호(CLKB) 및 반전된 입력신호(BCLKB)를 입력해서 제 1 및 제 2플래그신호(N5),(N7)를 출력하는 펄스폭감지부(300)와, 상기 제 1 및 제 2플래그신호(N5), (N7)를 논리곱해서 제 3플래그신호(N8)를 출력하는 노아게이트(NR1)와, 제 3플래그신호(N8)에 의하여 고정펄스발생부(100) 또는 펄스지연부(200)를 선택하여 출력펄스신호(CP)를 출력하는 멀티플렉서(400)로 구성된다.
좀 더 상세하게 각 블록을 설명하면 다음과 같다.
상기 고정펄스발생부(100)는, 도 1에 도시한 종래의 펄스발생회로와 동일한 배열로서, 홀수의 복수개의 인버터(I1, I2 . . . I2n-1)를 포함하는 지연부(20)와, 입력신호(CLKB) 및 지연부(20)의 출력신호를 논리곱하는 앤드게이트(ND2)로 구성된다.
상기 펄스지연부(200)는 입력신호(CLKB)를 지연시키는 복수개의 버퍼(B1, B2 . . . B2N)로 구성된다.
상기 펄스폭감지부(300)는, 입력신호(CLKB) 및 제 1래치신호(H1)를 입력받아서, 제 2로우펄스폭신호(N2)를 출력하는 로우펄스폭감지부(30)와, 입력신호(CLKB) 및 제 2로우펄스폭신호(N2)를 입력받아서, 상기 제 1래치신호(H1) 및 제 1플래그신호(N5)를 출력하는 제 1래치부(40)와, 상기 로우펄스폭감지부(30)와 동일한 배열로서, 반전된 입력신호(BCLKB) 및 제 2래치신호(H2)를 입력받아서, 제 2하이펄스폭신호(N6)를 출력하는 하이펄스폭감지부(50)와, 상기 제 1래치부(40)와 동일한 배열로서, 반전된 입력신호(BCLKB) 및 상기 제 2하이펄스폭신호(N6)를 입력받아서 제 2플래그신호(N7)를 출력하는 제 2래치부(60)로 구성된다.
또한, 도 5는 본 발명의 펄스발생회로의 로우펄스폭감지부(30)를 상세하게 나타낸 도로서, 입력신호(CLKB)를 입력받는 제 1피모스트랜지스터(PM1) 및 제 1엔모스트랜지스터(NM1)와, 제 1피모스트랜지스터(PM1) 및 제 1엔모스트랜지스터(NM1)를 연결하고, 저항값이 조절 가능한 제 1가변저항기(VR1)와, 제 1엔모스트랜지스터(PM1)와 제 1가변저항기(VR1) 사이의 접점에서 출력되는 제 1로우펄스폭신호(N1)를 입력받는 제 2피모스트랜지스터(PM2) 및 제 2엔모스트랜지스터(NM2)와, 제 2피모스트랜지스터(PM2) 및 제 2엔모스트랜지스터(NM2) 사이에 직렬 연결된 저항기(R1) 및 제 2가변저항기(VR2)와, 상기 저항기(R1)와 병렬 연결되고, 제 1래치신호(H1)를 입력받는 제 3엔모스트랜지스터(NM3)로 구성된다.
또한, 도 6은 본 발명의 펄스발생회로의 제 1래치부를 상세하게 나타낸 도로서, 입력신호(CLKB)를 반전시키는 인버터(I4)와, 제 2로우펄스폭신호(N2)를 지연시키는 인버터(I5),(I6)과, 상기 입력신호(CLKB)와 반전입력신호(CKB)에 의하여, 지연된 제 2로우펄스폭신호(N2)를 전송하는 제 1전송게이트(T1)와, 그 제 1전송게이트(T1)의 출력신호를 래치하여 제 1래치신호(H1)를 출력하는 인버터(I7 및 I8)와, 상기 제 1래치신호(H1)를 반전시키는 인버터(I9)와, 상기 입력신호(CLKB)와 반전입력신호(CKB)에 의하여 상기 인버터(I9)의 출력신호를 전송하는 제 2전송게이트(T2)와, 상기 제 2전송게이트(T2)의 출력신호를 래치하여 래치신호를 출력하는 인버터(I10 및 I11)와, 상기 래치신호를 반전시켜 제 1플래그신호(N5)를 출력하는 인버터(I12)로 구성된다.
상기에서 언급한 바와 같이, 본 발명에 의하여 구성된 디램용 펄스발생회로의 동작은, 다음에서 언급될 도면과 함께 펄스폭감지과정 및 멀티플렉서의 제어신호인 제 3플래그신호(N8)의 형성과정을 설명함으로써 쉽게 이해할 수 있다.
도 7(a) 내지 도 7(d)는, 로우펄스폭감지부(30)에서 입출력되는 신호를 도시한 것으로서, 도 7(a)에 도시된 바와 같이, 입력신호(CLKB)가 입력되면, 도 7(c)에 도시된 바와 같이, 제 1로우펄스폭신호(N1)는 입력신호(CLKB)의 상승구간에서 제 1엔모스트랜지스터(NM1)가 빠르게 턴온되어 로우레벨로 되지만 입력신호(CLKB)의 하강구간에서는 제 1가변저항기(VR1)를 통하기 때문에 서서히 하이레벨로 된다. 또한, 상기 제 1로우펄스폭신호(N1)를 입력받는 제 2피모스트랜지스터(PM2) 및 제 2엔모스트랜지스터(NM2)는, 제 1로우펄스폭신호(N1)의 하강구간에서 제 2피모스트랜지스터(PM2)가 빠르게 턴온되기 때문에, 상기 제 2피모스트랜지스터(PM2)와 저항기(R1)사이의 접점에서 출력되는 제 2로우펄스폭신호(N2)도, 도 7(d)과 같이, 빠르게 하이레벨이 된다. 그렇지만, 상기 제 1로우펄스폭신호(N1)가 서서히 상승하는 구간에서, 상기 제 2엔모스트랜지스터(NM2)는, 저항기(R1)와 제 2가변저항기(VR2)의 영향으로 인하여, 서서히 로우레벨로 천이한다. 이때, 상기 저항기(R1)와 병렬 연결된 제 3엔모스트랜지스터(NM3)는, 제 1래치신호(H1)가 하이레벨일 때 동작하므로, 제 2로우펄스폭신호(N2)는, 제 2가변저항기(VR2)과 제 2피모스트랜지스터(PM2) 사이의 접점에서 출력되는 신호와 동일한 상태가 된다. 또한, 제 1래치신호(H1)는, 제 2로우펄스폭신호(N2)가 하이레벨로 래치되기만 하면 외부 잡음에 의하여 발산하는 것을 방지하는 히스테리시스 특성을 갖도록 한다.
여기서, 상기 제 1 및 제 2가변저항기(VR1 및 VR2)는 소정의 폭을 갖는 입력신호(CLKB)의 펄스폭을 조절하거나 설정하는 역할을 한다. 즉, 상기 제 1 및 제 2가변저항기(VR1 및 VR2)의 저항값에 따라서, 펄스폭감지부에서 감지되는 입력신호(CLKB)의 레벨상태가 다르게 출력될 수 있다. 따라서, 저항값이 크면 펄스폭신호의 천이시간이 크게 되고, 반대로 저항값이 작으면 펄스폭신호의 천이시간이 작게된다.
좀더 자세하게 설명하기 위하여, 도 7(d)에 도시된 바와 같이, 각각의 제 1 및 제 2가변저항기(VR1 및 VR2)의 저항값이 작으면, 상기 제 1로우펄스폭신호(N1)의 천이시간이 짧아지므로, 고주파로 입력되는 입력신호(CLKB)의 로우레벨이 충분하게 로우레벨상태로 떨어질 수 있게 된다. 따라서, 로우펄스폭감지부(30)는 입력신호(CLKB)의 상승구간에서 제 2로우펄스폭(N2)의 로우레벨(점 P1)을 옳바르게 감지할 수 있게 된다.
그렇지만, 각각의 제 1 및 제 2가변저항기(VR1),(VR2)의 저항값이 크면, 제 1로우펄스폭신호(N1)의 천이시간이 크기 때문에, 고주파의 입력신호(CLKB)의 로우레벨이 충분하게 로우레벨로 되는 대신에 다시 하이레벨로 된다. 따라서, 로우펄스폭감지부(30)는 입력신호(CLKB)의 상승구간에서 로우레벨(점 P1)을 옳바르게 감지할 수 없게 된다.
마찬가지로, 로우펄스폭감지부(30)와 동일하게 구성된 하이펄스폭감지부(50)는, 로우펄스폭감지부(30)에서 입력되는 입력신호(CLKB)대신에, 단지 반전된 입력신호(BCLKB)를 입력하는 것이 다르므로, 그 동작 원리는 로우펄스폭감지부(30)와 동일하고, 단지 입력신호(CLKB)의 하이레벨을 감지하는 것이 다르다.
따라서, 상기에 설명한 바와 같이 형성된 제 2로우펄스폭신호(N2)는, 인버터(I5), (I6)에 의하여 지연되고, 그 지연된 제 2로우펄스폭신호(N2)는, 입력신호(CLKB) 및 반전된 입력신호(CKB)에 따라서 제 1전송게이트(T1)를 통하여 전송되고, 전송된 상기 제 2로우펄스폭신호(N2)는, 인버터(I7), (I8)에 의하여 제 1래치신호(H1)가 형성된다. 상기 제 1래치신호(H1)는, 다음 인버터(I9) 및 상기 로우펄스폭감지부(30)의 제 3엔모스트랜지스터(NM3)에 입력된다.
또한, 인버터(I9)에 의하여 반전된 제 1래치신호(H1)는, 입력신호(ClKB)와 반전된 입력신호(CKB)에 따라서 제 2전송게이트(T2)를 통하여 전송되고, 그 제 2전송게이트(T2)의 출력신호는 인버터(I10) 및 인버터(I11)에 의하여 래치되고, 그 래치된 신호는 인버터(I12)를 거친 후 제 1플래그신호(N5)를 출력한다.
상기 제 1플래그신호(N5)를 형성하는 것과 마찬가지로, 제 2플래그신호(N7)는 상기 하이펄스폭감지부(50) 및 제 2래치부(60)에 의하여 형성된다.
상기에서 설명한 바와 같은 방식으로 형성된 제 1플래그신호(N5)와 제 2플래그신호(N7)는, 상기 노어게이트(NR1)에 의하여 제 3플래그신호(N8)가 형성되고, 그 생성과정을 도 8(a) 내지 도 8(d)와 함께 설명하면 다음과 같다.
앞서 언급한 바와 같이, 상기 가변저항기(VR1 및 VR2)에 의하여 입력신호(CLKB)의 펄스폭이 설정될 때, 설정된 로우펄스폭과 설정된 하이펄스폭을 각각 PL및 PH라고 하고, 소정의 입력신호(CLKB)에서 감지될 로우레벨 및 하이레벨 펄스폭을 각각 PLX및 PHX라고 하자. 그러면 PLX및 PHX는 상기 로우펄스폭감지부 및 하이펄스폭 감지부에서 상기 PL및 PH와 각각 비교가 이루어지고, 각각 제 1플래그신호(N5)와 제 2플래그신호(N7)가 형성된다. 상기 제 1 및 제 2플래그신호(N5 및 N7)는, 상기 노아게이트(NR1)에서 논리연산되어 제 3플래그신호(N8)가 생성된다. 즉, 감지될 로우펄스폭(PLX)과 감지될 하이펄스폭(PHX)이 모두 설정된 로우펄스폭(PL)과 설정된 하이펄스폭(PH) 보다 작은 경우(도 8(d))에만 하이레벨(H)의 제 3플래그신호(N8)를 출력하고, 그 외의 경우(도 8(a) 내지 도 8(c))에는 로우레벨(L)의 제 3플래그신호(N8)를 출력한다.
이때, 생성된 제 3플래그신호(N8)가 하이레벨이면 입력신호(CLKB)가 저주파수임을 의미하며, 따라서, 펄스지연부(200)가 선택되어 저주파수의 출력펄스신호(CP)를 출력한다. 반면에 제 3플래그신호(N8)이 로우레벨이면 입력신호(CLKB)가 고주파수임을 의미하며, 따라서, 고정펄스발생부(100)가 선택되어 고정폭의 출력신호를 출력한다. 따라서, 본 발명에 의하여 구성된 디램용 펄스발생회로는, 입력신호(CLKB)의 주파수에 따라서, 입력신호(CLKB)의 펄스폭을 감지하여 출력펄스신호의 폭을 그 주파수에 따라 변화시킬 수 있다.
본 발명에 의하여 구성된 디램용 펄스발생회로는, 입력신호의 주파수에 따라서, 입력신호가 고주파일 때는 고정폭의 출력펄스신호를 출력하고, 입력신호가 저주파일 때는 가변폭의 출력펄스신호를 출력함으로써, 디램의 동작 범위를 크게 할 수 있을 뿐만 아니라, 다른 제어신호들 사이의 타이밍스큐를 일으키지 않으므로, 디램 동작에 신뢰성을 증가시킬 수 있다.

Claims (5)

  1. 입력신호를 반전시키는 제 1인버터와,
    입력신호를 입력하여 고정폭의 출력펄스신호를 출력하는 고정펄스발생부와,
    입력신호를 입력하여 가변폭의 출력펄스신호를 출력하는 펄스지연부와,
    상기 입력신호와 반전된 입력신호를 입력하여, 상기 입력신호의 로우펄스폭을 감지하여 상기 로우펄스폭의 상태를 나타내는 제 1플래그신호 및 상기 입력신호의 하이펄스폭을 감지하여 상기 하이펄스폭의 상태를 나타내는 제 2플래그신호를 출력하는 펄스폭감지부와,
    상기 제 1 및 제 2플래그신호를 논리연산하여 제 3플래그신호를 출력하는 노아게이트와,
    상기 제 3플래그신호의 상태에 따라서 상기 고정펄스폭발생부 또는 펄스지연부를 선택하는 멀티플렉서로 구성되는 것을 특징으로 하는 디램용 펄스발생회로.
  2. 제 1항에 있어서,
    상기 고정펄스발생부는,
    상기 입력신호와 지연된 상기 입력신호를 논리 연산하는 앤드게이트와, 상기 입력신호를 입력하여 상기 지연된 입력신호를 형성하는 홀수개의 인버터를 갖는 지연부로 구성되는 것을 특징으로 하고,
    상기 펄스지연부는,
    복수개의 버퍼가 직렬 연결되어 구성되는 것을 특징으로 하는 디램용 펄스발생회로.
  3. 제 1항에 있어서,
    상기 펄스폭감지부는,
    상기 입력신호의 로우펄스폭을 감지하여 그 상태를 나타내는 제 1로우펄스폭신호를 출력하는 로우펄스폭감지부와,
    상기 입력신호 및 상기 제 1로우펄스폭신호를 입력하여 상기 로우펄스폭감지부가 히스테리시스 특성을 갖도록 하는 제 1래치신호를 상기 로우펄스폭감지부에 출력하는 제 1래치부와,
    상기 반전된 입력신호의 하이펄스폭을 감지하여 그 상태를 나타내는 제 2하이펄스폭신호를 출력하는 하이펄스폭감지부와,
    상기 반전된 입력신호 및 상기 제 1하이펄스폭신호를 입력하여 상기 하이펄스폭감지부가 히스테리시스 특성을 갖도록 하는 제 2래치신호를 상기 하이펄스폭감지부에 출력하는 제 2래치부로 구성되는 것을 특징으로 하는 디램용 펄스발생회로.
  4. 제 3항에 있어서,
    상기 제 2래치부는,
    반전된 입력신호를 입력하고, 상기 제 1래치부와 동일하게 배열되는 것을 특징으로 하는 디램용 펄스발생회로.
  5. 제 1항에 있어서,
    상기 멀티플렉서는,
    상기 제 3플래그신호의 상태에 따라서 하이레벨 상태이면, 상기 펄스지연부를 선택하고, 그렇지 않으면 상기 고정펄스발생부를 선택하는 것을 특징으로 하는 디램용 펄스발생회로.
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