KR100261216B1 - 프로그래머블 지연라인 - Google Patents

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Abstract

동작전압, 온도, 공정 변화에 무관하게 정확히 입력클락의 주기 또는 반주기를 감지하며, 입력클락의 주기 또는 반주기를 감지하는 속도가 빠른 프로그래머블 지연라인이 개시된다. 상기 프로그래머블 지연라인은, 직렬연결된 다수개의 단위지연기들로 구성되고, 클락을 입력으로 하는 지연라인과, 상기 각 단위지연기의 출력들의 위상들과 상기 클락의 위상을 각각 비교하는 위상비교부와, 제어비트들에 응답하여 상기 각 단위지연기들의 출력들중의 어느 하나를 선택하여 출력하는 스위칭부를 구비하는 것을 특징으로 한다. 특히 상기 프로그래머블 지연라인은, 상기 제어비트들을 발생하는 포인터와, 상기 위상비교부의 출력들과 상기 제어비트들이 동일하고 이때 상기 업 명령이 인가될 때 상기 포인터가 초기화되도록 제어하며, 상기 포인터가 초기화되고 이때 상기 다운 명령이 인가될 때 상기 위상비교부의 출력들이 상기 포인터에 로드되도록 제어하는 제어부를 구비하는 것을 특징으로 한다.

Description

프로그래머블 지연라인
본 발명은 반도체 메모리장치에 관한 것으로, 특히 프로그래머블 지연라인(Programmable Delay Line)에 관한 것이다.
싱크로너스 디램에서, 클락에 동기되어 입력되는 독출명령에 따라 출력 데이터가 출력되기까지의 시간은, 통상 카스(CAS) 레이턴시(CL)x클락주기(tCK)+엑세스시간(tAC)이다. 상기 카스 레이턴시는 클락주기의 정수배 또는 1/2의 정수배를 갖는다. 그런데 응용씨스템이 커짐에 따라서 싱크로너스 디램의 출력데이터의 지연시간을 다양하게 조절해야 할 필요성이 요구되고 있다. 즉 카스 레이턴시가 클락주기의 정수배 또는 1/2의 정수배가 아닌 파인튜닝(Fine Tuning)이 필요하다. 상세히 설명하면, 하나의 디램콘트롤러와 다수개의 싱크로너스 디램으로 구성되는 씨스템에서, 각각의 싱크로너스 디램으로부터 독출되는 출력 데이터들은 동일한 시각에 디램콘트롤러에 도달되는 것이 바람직하다. 따라서 상기 출력 데이터들이 동일한 시각에 디램콘트롤러에 도달되기 위해서는 상기 출력데이터들의 지연시간이 다양하게 조절되어야 하며, 통상 프로그래머블 지연라인이 사용된다.
상기 프로그래머블 지연라인에서는 일반적으로 코오스(Coarse) 프로그래머블 지연과 파인(Fine) 프로그래머블 지연이 별도로 제어된다. 상기 코오스 프로그래머블 지연은 지연 값이 입력클락의 주기(이하 tCK라 함)의 정수배 또는 (1/2)tCK의 정수배임을 의미하고, 파인 프로그래머블 지연은 tCK의 정수배 또는 (1/2)tCK의 정수배의 이내임을 의미한다. 그러나 코오스 프로그래머블 지연과 파인 프로그래머블 지연이 별도로 제어되는 경우에는, 정해진 코오스 지연에 대해 파인 지연을 조절하고자 할 때 파인 지연의 값이 tCK 또는 (1/2)tCK 이상이 되는 경우가 발생된다. 또한 동작전압, 온도, 공정 변화(Process Variation)에 따라 파인 지연이 tCK 또는 (1/2)tCK에 도달하는 탭(Tab)의 위치가 변하게 된다. 따라서 상기와 같은 문제점을 해결하기 위해 tCK 또는 (1/2)tCK를 감지하는 방법이 IEICE Tr. Electron, Vol. E79-C, No.6, June 1996, "Digital Delay Locked Loop and ....", Y. Okajima, et. al.에 개시되어 있으나, 여기에 개시된 방법은 tCK 또는 (1/2)tCK를 감지하는 속도가 느린 단점이 있다.
따라서 본 발명의 목적은, 동작전압, 온도, 공정 변화에 무관하게 정확히 입력클락의 주기 또는 반주기를 감지하며, 입력클락의 주기 또는 반주기를 감지하는 속도가 빠른 프로그래머블 지연라인을 제공하는 데 있다.
도 1은 본 발명의 실시예에 따른 프로그래머블 지연라인의 블락도
도 2는 도 1에 도시된 지연라인 및 위상비교부의 동작을 나타내는 타이밍도
도 3은 도 1에 도시된 지연라인, 위상비교부, 스위칭부의 회로도들로서, 클락의 주기를 감지하는 경우의 구성
도 4는 도 1에 도시된 지연라인, 위상비교부, 스위칭부의 회로도들로서, 클락의 반주기를 감지하는 경우의 구성
도 5는 도 1에 도시된 제1비교부의 회로도
도 6은 도 1에 도시된 제2비교부의 회로도
도 7은 도 1에 도시된 명령디코더의 회로도
도 8은 도 1에 도시된 포인터의 회로도
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 프로그래머블 지연라인은, 지연라인, 위상비교부, 스위칭부, 포인터, 및 제어부를 구비하는 것을 특징으로 한다.
상기 지연라인은, 직렬연결된 다수개의 단위지연기들로 구성되고, 클락을 입력으로 한다. 상기 위상비교부는, 상기 지연라인에 연결되고, 상기 각 단위지연기의 출력들의 위상들과 상기 클락의 위상을 각각 비교한다. 상기 스위칭부는, 상기 지연라인에 연결되고, 제어비트들에 응답하여 상기 각 단위지연기들의 출력들중의 어느 하나를 선택하여 출력한다. 상기 포인터는, 상기 위상비교부에 연결되고, 상기 제어비트들을 발생한다. 상기 제어부는, 상기 위상비교부와 상기 포인터에 연결되고, 상기 위상비교부의 출력들과 상기 상기 제어비트들이 동일하고 이때 상기 업 명령이 인가될 때 상기 포인터가 초기화되도록 제어하며, 상기 포인터가 초기화되고 이때 상기 다운 명령이 인가될 때 상기 위상비교부의 출력들이 상기 포인터에 로드되도록 제어한다.
상기 포인터가 초기화되면 상기 제어비트들의 첫 비트는 활성화되고 나머지 비트들은 모두 비활성화된다. 상기 제어부는, 제1비교부, 제2비교부, 및 명령디코더를 구비한다. 상기 제1비교부는, 위상비교부의 각 출력들과 상기 제어비트들을 각각 비교하여 모두 동일할 때 출력이 활성화된다. 상기 제2비교부는, 상기 제어비트들의 첫 비트와 논리"하이"를 비교하여 동일할 때 출력이 활성화된다. 상기 명령디코더는, 상기 제1 및 제2비교부의 출력들과 상기 업 명령 및 다운 명령에 응답하여 상기 포인터를 제어한다.
따라서 상기 본 발명에 따른 프로그래머블 지연라인은, 동작전압, 온도, 공정 변화에 따라 상기 단위지연기들의 단위지연 값이 변하더라도 위상비교부에 의해 정확히 상기 클락의 주기 또는 반주기를 감지하며 또한 상기 클락의 주기 또는 반주기를 감지하는 속도가 빠른 장점이 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 프로그래머블 지연라인의 블락도이다.
도 1을 참조하면, 상기 본 발명의 실시예에 따른 프로그래머블 지연라인은, 지연라인(101), 위상비교부(103), 스위칭부(105)로 구성되는 싱크로너스 지연라인과, 포인터(107), 및 제어부(109)를 구비한다.
상기 지연라인(101)은, 직렬연결된 다수개의 단위지연기들로 구성되고 클락(PCLKin)을 입력으로 받는다. 상기 클락(PCLKin)은 반도체 메모리장치의 내부에서 발생되는 내부클락이다. 상기 위상비교부(103)은, 상기 지연라인(101)에 연결되고, 상기 각 단위지연기의 출력들(D1 내지 Dn)의 위상들과 상기 클락(PCLKin)의 위상을 각각 비교하여 상기 클락(PCLKin)의 주기 또는 반주기를 감지한다. 상기 스위칭부(105)는, 상기 지연라인(101)에 연결되고, 제어비트들(P1 내지 Pn)에 응답하여 상기 각 단위지연기들의 출력들중(D1 내지 Dn)의 어느 하나를 선택하여 출력신호(PCLKout)로서 출력한다. 상기 포인터(107)은, 상기 위상비교부(103)에 연결되고, 상기 제어부(109)에서 발생되는 포인터 제어신호들(S0,S1,WS)에 응답하여 상기 제어비트들(P1 내지 Pn)을 발생한다.
상기 제어부(109)는, 상기 위상비교부(103)과 상기 포인터(107)에 연결되고, 특히 상기 위상비교부의 출력들(F1 내지 Fn)과 상기 포인터의 출력들인 상기 제어비트들(P1 내지 Pn)이 동일하고 이때 업 명령(UP)이 인가될 때 상기 포인터(107)이 초기화되도록 제어한다. 상기 포인터(107)이 초기화되면 상기 제어비트들의 첫 비트(P1)은 논리"하이"가 되고 나머지 비트들(P2 내지 Pn)은 모두 논리"로우"가 된다. 또한 상기 제어부(109)는, 상기 포인터(107)이 초기화되고 이때 다운 명령(DOWN)이 인가될 때 상기 위상비교부(103)의 출력들(F1 내지 Fn)이 상기 포인터(107)에 로드(Load)되도록 제어한다.
좀더 상세히 설명하면, 상기 제어부(109)는, 제1비교부(109a), 제2비교부(109b), 및 명령디코더(109c)로 구성된다. 상기 제1비교부(109a)는, 상기 위상비교부의 각 출력들(F1 내지 Fn)과 상기 제어비트들(P1 내지 Pn)을 각각 비교하여 모두 동일할 때 출력(QWD)를 활성화시킨다. 상기 제2비교부(109b)는, 상기 제어비트들의 첫 비트(P1)과 논리"하이"(VDD)를 비교하여 동일할 때 출력(QWU)를 활성화시킨다. 상기 명령디코더(109c)는, 상기 제1 및 제2비교부의 출력들(QWD,QWU)와 상기 업 명령(UP) 및 다운 명령(DOWN)에 응답하여 상기 포인터(107)을 제어하는 포인터 제어신호들(S0,S1,WS)을 발생한다. 이에 따라 상기 포인터(107)은, 상기 제1비교부의 출력(QWD)가 활성화되고 상기 업 명령(UP)이 인가될 때 초기화된다. 즉 상기 업 명령(UP)이 계속 인가되면 상기 포인터(107)은 계속 업되어 어느 순간에 상기 위상비교부의 출력들(F1 내지 Fn)과 상기 포인터의 출력들인 상기 제어비트들(P1 내지 Pn)이 동일하게 되고, 다시 업 명령(UP)이 인가되면 상기 포인터(107)은 초기화된다. 또한 상기 포인터(107)은, 상기 제2비교부의 출력(QWU)가 활성화되고 상기 다운 명령(DOWN)이 인가될 때 상기 위상비교부의 출력들(F1 내지 Fn)을 로드한다. 즉 상기 다운 명령(DOWN)이 계속 인가되면 상기 포인터(107)은 계속 다운되어 어느 순간에 상기 제어비트들(P1 내지 Pn)이 초기화 상태와 동일해 지고, 다시 다운 명령(DOWN)이 인가되면 상기 포인터(107)은 상기 위상비교부의 출력들(F1 내지 Fn)을 받아들인다.
이하 상기 프로그래머블 지연라인의 각 요소에 대한 구성 및 동작을 상세히 설명하도록 하겠다.
도 2는 도 1에 도시된 지연라인 및 위상비교부의 동작을 나타내는 타이밍도이다.
도 2를 참조하면, 클락(PCLKin)이 상기 지연라인(101)에 입력되면 상기 지연라인의 각 단위지연기들은 소정의 시간만큼 순차적으로 지연된 출력들(D1 내지 Dn)을 출력한다. 여기에서는 출력들(D1 내지 D7)이 도시되어 있다. 예컨데 도 2에 도시된 바와 같이 상기 클락(PCLKin)의 위상과 상기 출력(D7)의 위상이 동일할 경우, 상기 위상비교부의 출력들(F1 내지 Fn)중 출력(F7)만이 논리"하이"로 활성화 된다. 즉 상기 출력(F7)의 위치가 상기 클락의 한주기의 지연 위치를 나타낸다.
도 3은 도 1에 도시된 지연라인, 위상비교부, 스위칭부의 회로도들로서, 클락의 주기(tCK)를 감지하는 경우의 구성이다.
도 3을 참조하면, 상기 지연라인(101)은 클락(PCLKin)을 입력으로 하고, 직렬연결된 다수개의 단위지연기들(1011 내지 101n)을 포함한다. 상기 단위지연기들(1011 내지 101n)은 여러 가지 논리게이트들로 구성될 수 있으며, 여기에서는 직렬연결된 두 개의 인버터들(I1,I2)로 구성된 경우가 도시되어 있다. 상기 위상비교부(103)은 상기 각 단위지연기들의 출력들(D1 내지 Dn)의 위상들과 상기 클락(PCLKin)의 위상을 각각 비교하여 위상이 동일할 때 출력들(F1 내지 Fn)을 활성화시키는 다수개의 위상비교기들(1031 내지 103n)을 포함한다. 상기 각 위상비교기(1031 내지 103n)은 여러 가지 논리게이트들로 구성될 수 있으며, 여기에서는 인버터들(I3 내지 I9)와, 전송게이트들(T1,T2)와, 낸드게이트들(ND1,ND2)로 구성된 경우가 도시되어 있다. 상기 스위칭부(105)는, 일단이 상기 각 단위지연기의 출력단에 접속되고 타단이 출력신호(PCLKout)이 출력되는 노드(N)에 공통접속되며 상기 포인터(107)의 출력들인 상기 각 제어비트들(P1 내지 Pn)에 의해 제어되는 다수개의 전송게이트들(1051 내지 105n)을 포함한다.
특히 상기 위상비교기들(1031 내지 103n)은, 상기 클락(PCLKin)의 주기(tCK)를 감지하기 위해 상기 클락(PCLKin)이 논리"하이"로 천이할 때 상기 각 단위지연기들의 출력들(D1 내지 Dn)을 받아들인다. 이때 샘플(Sample)된 상기 각 단위지연기들의 출력들(D1 내지 Dn)은 상기 클락(PCLKin)이 논리"로우"로 천이할 때 인버터(I6)에 입력되므로, 상기 인버터(I6)의 출력이 논리"로우"일 때 상기 위상비교기들(1031 내지 103n)의 출력들(F1 내지 Fn)이 논리"하이"가 된다. 또한 소정의 출력(Fi, i=1 내지 n)가 논리"하이"가 되면 다음단의 출력들(Fi+1,Fi+2,....)은 모두 논리"로우"가 되도록 하기 위해, 서로 이웃한 위상비교기의 인버터(I8)의 출력단과 낸드게이트(ND2)의 입력단이 연결되어 있다.
따라서 도 2에서 설명하였듯이 상기 클락(PCLKin)의 위상과 상기 각 단위지연기들의 출력들(D1 내지 Dn)중 어느 하나의 위상이 동일할 경우, 상기 위상비교부의 출력들(F1 내지 Fn)중 해당되는 출력만이 논리"하이"로 활성화 된다. 즉 상기 출력들(F1 내지 Fn)중 논리"하이"가 되는 출력의 위치가 상기 클락(PCLKin)의 한주기의 지연 위치를 나타낸다.
도 4는 도 1에 도시된 지연라인, 위상비교부, 스위칭부의 회로도들로서, 클락의 반주기((1/2)tCK)를 감지하는 경우의 구성이다.
도 4를 참조하면, 상기 위상비교기들(1031 내지 103n)이, 상기 클락(PCLKin)이 50:50의 듀티싸이클(Duty Cycle)을 갖는 상태에서 상기 클락(PCLKin)의 반주기((1/2)tCK)를 감지하기 위해, 상기 클락(PCLKin)이 논리"로우"로 천이할 때 상기 각 단위지연기들의 출력들(D1 내지 Dn)을 받아들이도록 구성되어 있는 것만이 도 3과 다르다.
도 5는 도 1에 도시된 제1비교부의 회로도이다.
도 5를 참조하면, 상기 제1비교부는, 배타적 오아게이트들(XOR51 내지 XOR5n), 엔모스 트랜지스터들(N51 내지 N5n), 및 저항(R)으로 구성되어 있으며, 필요에 따라 다른 여러 가지 논리게이트들로 구성될 수 있다.
상기 배타적 오아게이트들(XOR51 내지 XOR5n)은 상기 포인터의 출력들인 상기 각 제어비트들(P1 내지 Pn)과 상기 위상비교부의 각 출력들(F1 내지 Fn)을 각각 비교하여 동일할 때 논리"로우"를 출력한다. 상기 엔모스 트랜지스터들(N51 내지 N5n)은 드레인들이 출력노드(N)에 공통접속되고 소오스들이 접지(VSS)되며 각 게이트들에 상기 각 배타적 오아게이트들(XOR51 내지 XOR5n)의 출력이 각각 인가된다. 상기 저항(R)의 일단은 상기 출력노드(N)에 접속되고 타단은 전원공급전압(VDD)에 접속되며, 상기 출력노드(N)으로부터 출력신호(QWD)가 발생된다.
따라서 상기 각 제어비트들(P1 내지 Pn)과 상기 위상비교부의 각 출력들(F1 내지 Fn)이 모두 동일할 때는 상기 엔모스 트랜지스터들(N51 내지 N5n)이 모두 턴오프되어 상기 출력신호(QWD)는 논리"하이"가 된다. 또한 상기 각 제어비트들(P1 내지 Pn)과 상기 위상비교부의 각 출력들(F1 내지 Fn)중 적어도 어느 하나가 동일하지 않을 때는 상기 엔모스 트랜지스터들(N51 내지 N5n)중 적어도 어느 하나가 턴온되어 상기 출력신호(QWD)는 논리"로우"가 된다.
도 6은 도 1에 도시된 제2비교부의 회로도이다.
도 6을 참조하면, 상기 제2비교부는, 배타적 오아게이트(XOR61)과 인버터(I61)로 구성되어 있으며, 다른 여러 가지 논리게이트들로 구성될 수 있다.
상기 배타적 오아게이트(XOR61)은 상기 제어비트들의 첫 비트(P1)과 논리"하이", 즉 전원공급전압(VDD)를 입력으로 하여 이들을 비교하고, 상기 인버터(I61)은 상기 배타적 오아게이트(XOR61)의 출력을 반전시켜 출력신호(QWU)를 발생한다. 따라서 상기 제어비트들의 첫 비트(P1)이 논리"하이"일 때 상기 출력신호(QWU)가 논리"하이"가 된다.
도 7은 도 1에 도시된 명령디코더의 회로도이다.
도 7을 참조하면, 상기 명령디코더는, 제1 내지 제3포인터 제어신호 발생부(71,72,73), 제어신호 발생부(74), 리셋신호 발생부(75), 및 풀다운 엔모스 트랜지스터(N71)을 포함한다.
상기 제1포인터 제어신호 발생부(71)은, 인버터(I711)과 낸드게이트(ND711)로 구성되며, 업 명령(UP)와 제어신호의 반전신호(SPUB)를 논리합하여 도 1에 도시된 포인터(107)을 제어하는 제1포인터 제어신호(S0)를 발생한다. 상기 제2포인터 제어신호 발생부(72)는, 인버터(I721)과 낸드게이트(ND721)로 구성되며, 다운 명령(DOWN)과 제어신호(SPU)를 논리합하여 제2포인터 제어신호(S1)을 발생한다. 상기 제3포인터 제어신호 발생부(73)은, 인버터들(I731,I732)와 전송게이트(TM731)로 구성되며, 상기 제어신호(SPU)가 논리"하이"일 때 상기 제2비교부의 출력(QWU)를 제3포인터 제어신호(WS)로서 전달한다.
상기 제어신호 발생부(74)는, 상기 업 명령(UP), 상기 다운 명령(DOWN), 상기 제1비교부의 출력(QWD), 상기 제2비교부의 출력(QWU), 및 이들의 반전신호들(UPB,DOWNB,QWDB,QWUB)를 입력으로 하여 상기 제어신호(SPU) 및 이의 반전신호(SPUB)를 발생한다. 상기 제어신호 발생부(74)는, 상기 UP,QWD,DOWNB,QWUB를 입력으로 하는 노아게이트(NR741), UPB,QWDB,DOWN,QWU를 입력으로 하는 노아게이트(NR742), 상기 노아게이트들(NR741,742)의 출력들을 입력으로 하여 상기 제어신호의 반전신호(SPUB)를 발생하는 노아게이트(NR743), 및 상기 노아게이트(NR743)의 출력을 반전시켜 상기 제어신호(SPU)를 발생하는 인버터(I741)로 구성된다. 상기 리셋신호 발생부(75)는, 상기 업 명령(UP) 및 다운 명령(DOWN)을 입력으로 하는 낸드게이트(ND751) 및 상기 낸드게이트(ND751)의 출력을 반전시켜 리셋신호(RESET)을 발생하는 인버터(I751)로 구성된다. 상기 풀다운 엔모스 트랜지스터(N71)은, 상기 리셋신호(RESET)에 응답하여 상기 제3포인터 제어신호(WS)를 논리"로우"로 풀다운시킨다. 상기 제1 내지 제3포인터 제어신호 발생부(71,72,73), 제어신호 발생부(74), 리셋신호 발생부(75)들은 필요에 따라 여러 가지 다른 논리게이트들로 구성될 수 있다.
상술한 명령디코더의 동작을 나타내는 진리표(Truth Table)가 아래의 표에 도시되어 있다.
UPDOWNQWDQWU 1 1 0 0 0 10 0 0 1 1 10 1 X 0 0 X0 0 X 0 1 X
SOS1WS 1 1 0 0 1 10 1 0 1 1 1X 0 X X 1 0
포인터 동작 Up Wrap- Hold Down Wrap- ResetDown Up
상기 표에서 X는 무시(Dont Care)를 의미하며 상기 명령디코더의 출력, 즉 상기 제1 내지 제3포인터 제어신호(S0,S1,WS)에 따른 상기 포인터의 동작은 도 8에서 상세히 설명하도록 하겠다.
도 8은 도 1에 도시된 포인터의 회로도이다.
도 8을 참조하면, 상기 포인터는, 멀티플렉서들(811 내지 81n), D플립플럽들(821 내지 82n), 전송게이트들(831 내지 83n, 841 내지 84n)로 구성되어 있으며, 필요에 따라 다른 논리게이트들로 구성될 수 있다.
상기 각 멀티플렉서들(811 내지 81n)은 상기 제1 및 제2포인터 제어신호(S0,S1)에 의해 제어되는 4:1 멀티플렉서로서, 제1입력단(I1)은 자신의 출력단에 접속되어 있는 D플립플럽의 출력단에 접속되고, 제2입력단(I2)는 앞단의 멀티플렉서의 출력단에 접속되어 있는 D플립플럽의 출력단에 접속되고, 제3입력단(I3)는 뒷단의 멀티플렉서의 출력단에 접속되어 있는 D플립플럽의 출력단에 접속된다. 또한 제4입력단(I4)는 상기 각 전송게이트들(831 내지 83n, 841 내지 84n)의 일단에 접속된다. 상기 전송게이트들(831 내지 83n)은 상기 제3포인터 제어신호(WS)가 논리"하이"(1)일 때 턴온되어 상기 위상비교부(103)의 출력들(F1 내지 Fn)을 각각의 출력단에 접속되어 있는 멀티플렉서의 제4입력단(I4)로 전달한다. 상기 전송게이트들(841 내지 84n)은 상기 제3포인터 제어신호(WS)가 논리"로우"(0)일 때 턴온되어 (1,0,0,....)을 각각의 출력단에 접속되어 있는 멀티플렉서의 제4입력단(I4)로 전달한다.
따라서 S0,S1,WS가 (1,0,X)일 때는, 상기 각 멀티플렉서들(811 내지 81n)은 앞단의 멀티플렉서의 출력단에 접속되어 있는 D플립플럽의 출력단으로부터 출력되는 신호를 각각 받아 출력한다. 이에 따라 상기 포인터의 출력들인 제어비트들(P1 내지 Pn)은 쉬프트 업(Shift Up)된다. S0,S1,WS가 (1,1,0)일 때는, 상기 각 멀티플렉서들(811 내지 81n)은 턴온되는 상기 전송게이트들(841 내지 84n)을 통해 전달되는 신호들 (1,0,0,....)을 각각 받아 출력한다. 이에 따라 상기 포인터의 출력들(P1 내지 Pn)은 (1,0,0,....)으로 랩다운(Wrap-Down), 즉 초기화된다. S0,S1,WS가 (0,0,X)일 때는, 상기 각 멀티플렉서들(811 내지 81n)은 자신의 출력단에 접속되어 있는 D플립플럽의 출력단으로부터 출력되는 신호를 각각 받아 출력한다. 이에 따라 상기 포인터의 출력들(P1 내지 Pn)은 정지(Hold)된다. S0,S1,WS가 (0,1,X)일 때는, 상기 각 멀티플렉서들(811 내지 81n)은 뒷단의 멀티플렉서의 출력단에 접속되어 있는 D플립플럽의 출력단으로부터 출력되는 신호를 각각 받아 출력한다. 이에 따라 상기 포인터의 출력들(P1 내지 Pn)은 쉬프트 다운(Shift Down)된다. S0,S1,WS가 (1,1,1)일 때는, 상기 각 멀티플렉서들(811 내지 81n)은 턴온되는 상기 전송게이트들(831 내지 83n)을 통해 전달되는 신호들, 즉 상기 위상비교부(103)의 출력들(F1 내지 Fn)을 각각 받아 출력한다. 이에 따라 상기 포인터의 출력들(P1 내지 Pn)은 상기 위상비교부(103)의 출력들(F1 내지 Fn)으로 랩업(Wrap-Up)된다. 즉 상기 위상비교부의 출력들(F1 내지 Fn)이 상기 포인터에 로드된다. S0,S1,WS가 (1,1,0)일 때는, 상기 각 멀티플렉서들(811 내지 81n)은 턴온되는 상기 전송게이트들(841 내지 84n)을 통해 전달되는 신호들 (1,0,0,....)을 각각 받아 출력한다. 이에 따라 상기 포인터의 출력들(P1 내지 Pn)은 (1,0,0,....)으로 리셋, 즉 초기화된다.
따라서 상기 제어비트들(P1 내지 Pn)은 외부에서 인가되는 업 명령(UP) 및 다운 명령(DOWN)에 의해 자유롭게 변경될 수 있으며, 즉 프로그래머블하며, 상기 제어비트들(P1 내지 Pn)에 응답하여 도 3 및 도 4에 도시된 각 단위지연기들의 출력들중(D1 내지 Dn)의 어느 하나가 선택되어 출력신호(PCLKout)로서 출력된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 본 발명에 따른 프로그래머블 지연라인은, 동작전압, 온도, 공정 변화에 따라 단위지연기들의 단위지연 값이 변하더라도 위상비교기들에 의해 정확히 입력클락의 주기 또는 반주기를 감지하며 또한 입력클락의 주기 또는 반주기를 감지하는 속도가 빠른 장점이 있다.

Claims (22)

  1. 직렬연결된 다수개의 단위지연기들로 구성되고, 클락을 입력으로 하는 지연라인;
    상기 지연라인에 연결되고, 상기 각 단위지연기의 출력들의 위상들과 상기 클락의 위상을 각각 비교하는 위상비교부;
    상기 지연라인에 연결되고, 제어비트들에 응답하여 상기 각 단위지연기들의 출력들중의 어느 하나를 선택하여 출력하는 스위칭부;
    상기 위상비교부에 연결되고, 상기 제어비트들을 발생하는 포인터;
    상기 위상비교부와 상기 포인터에 연결되고, 상기 위상비교부의 출력들과 상기 상기 제어비트들이 동일하고 이때 상기 업 명령이 인가될 때 상기 포인터가 초기화되도록 제어하며, 상기 포인터가 초기화되고 이때 상기 다운 명령이 인가될 때 상기 위상비교부의 출력들이 상기 포인터에 로드되도록 제어하는 제어부를 구비하는 것을 특징으로 하는 프로그래머블 지연라인.
  2. 제1항에 있어서, 상기 포인터가 초기화되면 상기 제어비트들의 첫 비트는 활성화되고 나머지 비트들은 모두 비활성화되는 것을 특징으로 하는 프로그래머블 지연라인.
  3. 제1항에 있어서, 상기 위상비교부는, 상기 각 단위지연기의 출력들의 위상들과 상기 클락의 위상을 각각 비교하여 위상이 동일할 때 출력이 활성화되는 다수개의 위상비교기를 구비하는 것을 특징으로 하는 프로그래머블 지연라인.
  4. 제1항에 있어서, 상기 스위칭부는, 일단이 상기 각 단위지연기의 출력단에 접속되고 타단이 출력노드에 공통접속되며 상기 해당 제어비트에 의해 제어되는 다수개의 스위칭소자를 구비하는 것을 특징으로 하는 프로그래머블 지연라인.
  5. 제1항에 있어서, 상기 제어부는, 상기 위상비교부의 각 출력들과 상기 제어비트들을 각각 비교하여 모두 동일할 때 출력이 활성화되는 제1비교부와, 상기 제어비트들의 첫 비트와 논리"하이"를 비교하여 동일할 때 출력이 활성화되는 제2비교부와, 상기 제1 및 제2비교부의 출력들과 상기 업 명령 및 다운 명령에 응답하여 상기 포인터를 제어하는 명령디코더를 구비하는 것을 특징으로 하는 프로그래머블 지연라인.
  6. 제5항에 있어서, 상기 명령디코더는, 상기 제1 및 제2비교부의 출력들이 모두 비활성화되고 상기 업 명령이 입력될 때 상기 포인터를 쉬프트 업시키는 것을 특징으로 하는 프로그래머블 지연라인.
  7. 제5항에 있어서, 상기 명령디코더는, 상기 제1비교부의 출력이 활성화되고 상기 제2비교부의 출력이 비활성화되며 상기 업 명령이 입력될 때 상기 포인터를 초기화시키는 것을 특징으로 하는 프로그래머블 지연라인.
  8. 제5항에 있어서, 상기 명령디코더는, 상기 업 명령 및 상기 다운 명령이 모두 입력되지 않을 때 상기 포인터를 정지시키는 것을 특징으로 하는 프로그래머블 지연라인.
  9. 제5항에 있어서, 상기 명령디코더는, 상기 제1 및 제2비교부의 출력들이 모두 비활성화되고 상기 다운 명령이 입력될 때 상기 포인터를 쉬프트 다운시키는 것을 특징으로 하는 프로그래머블 지연라인.
  10. 제5항에 있어서, 상기 명령디코더는, 상기 제1비교기의 출력이 비활성화되고 상기 제2비교기의 출력이 활성화되며 상기 다운 명령이 입력될 때 상기 위상비교부의 출력들을 상기 포인터에 로드시키는 것을 특징으로 하는 프로그래머블 지연라인.
  11. 제5항에 있어서, 상기 명령디코더는, 상기 업 명령 및 상기 다운 명령이 모두 입력될 때 상기 포인터를 리셋시키는 것을 특징으로 하는 프로그래머블 지연라인.
  12. 직렬연결된 다수개의 단위지연기들로 구성되고, 클락을 입력으로 하는 지연라인;
    상기 각 단위지연기의 출력들의 위상들과 상기 클락의 위상을 각각 비교하는 위상비교부;
    제어비트들에 응답하여 상기 각 단위지연기들의 출력들중의 어느 하나를 선택하여 출력하는 스위칭부;
    상기 제어비트들을 발생하는 포인터;
    상기 각 제어비트들과 상기 위상비교부의 각 출력들을 각각 비교하는 제1비교부;
    상기 제어비트들의 첫 비트와 논리"하이"를 비교하는 제2비교부;
    상기 제1 및 제2비교부의 출력들과 상기 업 명령 및 다운 명령에 응답하여 상기 포인터를 제어하는 명령디코더를 구비하는 것을 특징으로 하는 프로그래머블 지연라인.
  13. 제12항에 있어서, 상기 상기 위상비교부는, 상기 각 단위지연기의 출력들의 위상들과 상기 클락의 위상을 각각 비교하여 위상이 동일할 때 출력이 활성화되는 다수개의 위상비교기를 구비하는 것을 특징으로 하는 프로그래머블 지연라인.
  14. 제12항에 있어서, 상기 스위칭부는, 일단이 상기 각 단위지연기의 출력단에 접속되고 타단이 출력노드에 공통접속되며 상기 해당 제어비트에 의해 제어되는 다수개의 스위칭소자를 구비하는 것을 특징으로 하는 프로그래머블 지연라인.
  15. 제12항에 있어서, 상기 제1비교부의 출력은 상기 각 제어비트들과 상기 위상비교부의 각 출력들이 각각 동일할 때 활성화되는 것을 특징으로 하는 프로그래머블 지연라인.
  16. 제12항에 있어서, 상기 제2비교부의 출력은 상기 제어비트들의 첫 비트와 논리"하이"가 동일할 때 활성화되는 것을 특징으로 하는 프로그래머블 지연라인.
  17. 제12항에 있어서, 상기 명령디코더는, 상기 제1 및 제2비교부의 출력들이 모두 비활성화되고 상기 업 명령이 입력될 때 상기 포인터를 쉬프트 업시키는 것을 특징으로 하는 프로그래머블 지연라인.
  18. 제12항에 있어서, 상기 명령디코더는, 상기 제1비교부의 출력이 활성화되고 상기 제2비교부의 출력이 비활성화되며 상기 업 명령이 입력될 때 상기 포인터를 초기화시키는 것을 특징으로 하는 프로그래머블 지연라인.
  19. 제12항에 있어서, 상기 명령디코더는, 상기 업 명령 및 상기 다운 명령이 모두 입력되지 않을 때 상기 포인터를 정지시키는 것을 특징으로 하는 프로그래머블 지연라인.
  20. 제12항에 있어서, 상기 명령디코더는, 상기 제1 및 제2비교부의 출력들이 모두 비활성화되고 상기 다운 명령이 입력될 때 상기 포인터를 쉬프트 다운시키는 것을 특징으로 하는 프로그래머블 지연라인.
  21. 제12항에 있어서, 상기 명령디코더는, 상기 제1비교기의 출력이 비활성화되고 상기 제2비교기의 출력이 활성화되며 상기 다운 명령이 입력될 때 상기 위상비교부의 출력들을 상기 포인터에 로드시키는 것을 특징으로 하는 프로그래머블 지연라인.
  22. 제12항에 있어서, 상기 명령디코더는, 상기 업 명령 및 상기 다운 명령이 모두 입력될 때 상기 포인터를 리셋시키는 것을 특징으로 하는 프로그래머블 지연라인.
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