KR950001434B1

KR950001434B1 - 디지틀 신호의 엣지 검출 및 펄스 발생회로

Info

Publication number: KR950001434B1
Application number: KR1019920011886A
Authority: KR
Inventors: 조정식
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1992-07-03
Filing date: 1992-07-03
Publication date: 1995-02-24
Also published as: KR940003181A

Abstract

내용없음.

Description

디지틀 신호의 엣지 검출 및 펄스 발생회로

제1도는 본 발명에 의한 레벨 신호의 엣지 검출 및 펄스 발생회로의 개략적인 구성도.

제2도는 제1도의 각부 입출력 신호의 타이밍도.

제3도는 본 발명에 의한 일실시예 적용 예시도.

* 도면의 주요부분에 대한 부호의 설명

11 : 폴링 엣지 지연부 12 : 라이징 엣지 지연부

13, 14 : D플립플롭 15 : 앤드(AND)게이트

16 : 펄스 발생부 11a, 12a, 12b, 16a, 16b : 인버터

본 발명은 신호의 상태변화를 검출하여 이에 따른 동기펄스를 발생시키는 회로에 관한 것으로, 특히 디지틀 회로에서 신호의 엣지를 검출하고 이를 통해 신호의 상태변화를 판단하여 신호의 레벨 변화에 따른 동기 펄스를 발생시키는 회로에 관한 것이다.

일반적으로, 디지틀 회로에서는 특정한 상황변화등을 검출하고 이를 타 회로등에서 인지할 수 있도록 하여, 그 상황변화에 따른 적절한 동작을 수행할 수 있도록 하는 회로가 절실히 요구되고 있다.

그러나, 종래에는 하나의 신호라인에서 변화하는 라이징 엣지 및 폴링 엣지를 모두 검출할 수 없어 어느 하나의 엣지만을 사용하였고, 또한 검출할 수 있는 경우에도 단순히 상기 엣지만을 검출하는 고가의 칩을 사용하여야 했다. 또한, 상기 칩도 자신만이 그 신호를 이용하여 소정의 기능을 수행할 뿐, 다른 회로나 칩들이 상기 검출된 엣지신호를 이용할 수 있도록 제공하지는 못하였다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 간단한 구성을 통해 입력되는 레벨신호의 상태 변화를 모두 검지하고 그에 따른 동기펄스를 발생하여 상황변화에 따른 신호의 변화를 용이하게 인지할 수 있도록 하는 디지틀 신호의 엣지 검출 및 펄스 발생회로를 제공하는 것을 그 목적으로 한다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 저속으로 변화하는 디지틀 레벨신호의 폴링 및 라이징 엣지를 모두 검출하고 이에 따른 펄스를 발생시키는 회로에 있어서, 하나의 신호 입력라인과, 상기 신호 입력라인에 연결된 폴링 엣지 지연 수단과, 상기 신호 입력라인에 연결된 라이징 엣지 지연 수단과, 상기 신호 입력라인에 데이타 입력단이 연결되고 상기 폴링 엣지 지연 수단에 클럭입력단이 연결된 제1D플립플롭과, 상기 라이징 엣지 지연 수단에 데이타 입력단이 연결되고 상기 신호 입력라인에 클럭입력단이 연결된 제2D플립플롭과, 상기 제1 및 제2D플립플롭의 비반전 출력단에 두 입력단이 연결된 논리곱 수단과, 상기 논리곱 수단의 출력단에 입력단이 연결되고 상기 제1 및 제2D플립플롭의 프리세트단에 출력단이 연결된 펄스 발생 수단 및 상기 논리곱 수단의 출력단에 연결된 최종 출력라인을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명에 의한 레벨 신호의 엣지 검출 및 펄스 발생회로의 개략적인 구성도이고, 제2도는 상기 제1도 각 구성부의 입출력 신호 타이밍도이다.

도면에서 11은 폴링 엣지(falling edge) 지연부, 12는 라이징 엣지(rising edge) 지연부, 13 및 14는 D플립플롭, 15는 AND게이트, 16은 펄스 발생부를 각각 나타낸다.

도면에 도시된 바와 같이, 본 발명은 신호 입력라인에 각각 연결된 폴링 엣지 지연부(11) 및 라이징 엣지 지연부(12)와, 상기 신호 입력라인에 데이타 입력단(D1)이 연결되고 상기 폴링 엣지 지연부(11)에 클럭입력단(CK1)이 연결된 D플립플롭(13)과, 상기 라이징 엣지 지연부(12)에 데이타 입력단(D2)이 연결되고 상기 신호 입력라인에 클럭입력단(CK2)이 연결된 D플립플롭(14)과, 상기 두 D플립플롭(13,14)의 비반전 출력단(Q1,Q2)에 두 입력단이 연결된 AND게이트(15)와, 상기 AND게이트(15)의 출력단 및 상기 두 D플립플롭(13,14)의 프리세트단(PR1,PR2)간에 연결된 펄스 발생부(16)로 구성된다.

그리고, 상기 두 D플립플롭의 프리세트단(PR1,PR2) 및 클리어 단(CL1,CL2)에는 각각 전원(Vcc)이 인가되도록 연결되어 있다.

본 발명은 D플립플롭의 프리세트 단자(PR)가 로우상태로 되면 그때 비반전 출력(Q)이 하이상태로 되는 특성과, 클럭단자(CK)가 라이징 엣지를 검지하여 동작하는 특성을 이용한 것이다.

즉, 클럭신호가 로우에서 하이상태로 변화될 때 입력(D) 상태가 출력(Q)으로 전달되는 특성과 TTL소자들의 시간지연(Time Delay)특성을 이용하여, 디지틀 레벨신호가 로우에서 하이상태로 변화될 때나, 하이에서 로우상태로 변화될 때의 엣지를 모두 검출하고, 상기 엣지에 동기되는 펄스를 발생시킨다.

이제, 각 구성부의 기능을 살펴보면 다음과 같다.

상기 폴링 엣지 지연부(11)는 입력신호가 하이상태에서 로우상태로 변화되었을 때, 정확히 말해 상기 D플립플롭(13)의 데이타 입력단(D1)에 입력되는 신호(1)가 완전히 로우상태로 된 후에 상기 입력신호(1)를 일정시간 지연 및 반전시킨 클럭신호(2)를 상기 D플립플롭(13)의 클럭입력단(CK1)으로 입력한다.

상기 라이징 엣지 지연부(12)는 상기 입력신호가 로우상태에서 하이상태로 변화되었을 때, 입력신호(3)가 로우인 상태에서 클럭입력단(CK2)에 클럭(4)이 입력되도록 하기 위한 것이다.

상기 펄스 발생부(16)는 상기 두 D플립플롭(13,14)의 출력신호를 AND게이트(15)를 통해 논리곱한 후, 일정시간 지연시킨 상태(8)로 상기 두 D플립플롭의 프리세트단(PR1,PR2)에 각각 궤환(Feedback) 인가시켜 최종 출력라인에 펄스신호(7)가 발생되도록 한다.

상기와 같은 구성을 갖는 본 발명은 회로가 폴링 엣지를 검출하여 펄스를 발생시키는 동작을 살펴보자.

입력신호(1)가 하이상태에서 로우상태로 변화되면 상기 폴링 엣지 지연부(11)는 상기 입력신호(1)를 일정시간 지연시킨 후, 상기 D플립플롭(13)의 데이타 입력단(D1)에 인가되는 상기 입력신호(1)가 완전히 로우상태로 된 후에 상기 일정시간 지연된 입력신호, 즉 클럭신호(2)를 클럭입력단(CK1)에 인가하므로서 상기 클럭신호(2)가 로우에서 하이상태로 변화될 때 출력(5)은 로우가 된다.

따라서, 상기 AND게이트(15)의 출력 또한 로우상태가 되고 이 신호(8)는 펄스 발생부(16)로 입력되어 일정시간 지연된 후 상기 D플립플롭(13)의 프리세트단(PR1)으로 인가되어 상기 출력(5)을 다시 하이상태로 강제로 복원시킴으로써, 최종 출력라인(7)으로 폴링 엣지에 동기된 소정의 펄스신호가 출력된다.

다음에는, 본 발명의 회로가 라이징 엣지를 검출하여 펄스를 발생시키는 동작을 살펴보자.

입력신호(1)가 로우상태에서 하이상태로 변화되면 입력신호(4)는 그대로 상기 D플립플롭(14)의 클럭입력단(CK2)에 인가되고, 라이징 엣지 지연부(12)는 상기 입력신호(4)를 일정시간 지연시킨 후 상기 D플립플롭(14)의 데이타 입력단(D2)에 입력시킨다.

이에 따라, 입력신호(3)가 로우인 상태에서 상기 D플립플롭(14)의 클럭입력단(CK2)에 인가되는 클럭신호(4)는 상기 로우상태의 입력을 하이상태로 변환하여 상기 D플립플롭(14)의 비반전 출력(6)을 로우상태로 만든다.

상기와 같이 상기 D플립플롭(14)의 비반전 출력단(D2)의 출력(6)이 로우상태로 되면, 후단의 AND게이트(15) 출력 또한 로우상태로 되고, 상기 AND게이트(15)의 출력은 다시 클럭 발생부(16)에 의해 일정시간 지연된 후, 상기 D플립플롭(14)의 프리세트단(PR2)에 궤환 인가되어 출력(Q2)을 강제로 하이로 복원시킨다.

따라서, 최종 출력신호(7)도 하이로 복원되어 라이징 엣지에 동기된 소정의 펄스신호를 발생시키게 된다.

상기와 같이 본 발명은 하나의 입력신호에 대한 모든 레벨 변화(폴링 및 라이징 엣지)를 검출하고 그에 동기된 펄스를 발생시킨다.

제3도는 본 발명에 의한 일실시예의 적용 예시도로서, 레이저 빔 프린터(LBP)의 엔진과 비디오 콘트롤러 간의 인터페이스에서 엔진에러 발생시 상기 비디오 콘트롤러에 에러 상태임을 알려주기 위해 본 발명이 적용된 경우이다.

도면에서 11a, 12a, 12b, 16a 및 16b는 신호 지연용 인버터이고, 나머지 도면부호는 상기 제1도의 경우와 동일하다.

도면에 도시한 바와 같이, 마이크로 프로세서를 구비한 상기 비디오 콘트롤러가 준비신호를 이용하여 LBP엔진의 에러 상태 여부를 확인하기 위하여, 상기 준비신호입력라인에 폴링 엣지 지연용 인버터(11a)와, 라이징 엣지 지연용 인버터(12a 및 12b)를 연결하고, 상기 준비신호 입력라인에 D플립플롭(13)의 데이타 입력단(D1)을 연결하고 상기 인버터(11a)에 그 클럭입력단(CK1)을 연결한다. 그리고 상기 준비신호 입력라인에 D플립플롭(14)의 클럭입력단(CK2)을 연결하고 상기 라이징 엣지 지연용 인버터(12a 및 12b)에 데이타 입력단(D2)을 연결한다. 또한, 상기 두 D플립플롭의 비반전 출력단(Q1,Q2)에 2입력 AND게이트(15)를 연결하고, 상기 AND게이트의 출력신호를 궤환 지연시켜 상기 두 D플립플롭(13,14)의 프리세트단(PR1,PR2)에 인가하는 펄스 발생용 인버터(16a 및 16b)를 연결하고, 상기 두 D플립플롭의 클리어단(CL1,CL2) 및 프리세트단(PR1,PR2)에 전원(Vcc)라인을 연결하며, 상기 AND게이트(15)의 출력단을 마이크로 프로세서의 인터럽트 단자에 연결시켜 구성한 것이다.

따라서, 상기 비디오 콘트롤러의 준비신호를 항상 확인하여 엔진이 에러 상태이면, 스테이터스(STATUS)를 확인하여 어떤 에러인가를 판단하고 나서, 그에 대한 처리를 수행하고, 발생된 에러가 해제되어 시스템이 정상으로 복구되면, 관련 모듈에 정상상태로 복구되었음을 알려주는 것이다.

이때, LBP운영상 상기의 최종출력신호는 인터럽트로 처리하게 되는데, 상기 본 발명의 실시예에서는 우선 순위가 매우 높은 항목임을 감안하여 마스크 불가능 인터럽트(NMI : Non Maskable Interrupt) 단자를 사용하여 상기 준비신호가 변화될 때마다 인터럽트를 걸어주는 펄스가 발생되도록 하였다.

상기와 같이 본 발명은 아주 간단한 구성을 통해 저속으로 변화하는 디지틀 레벨신호의 폴링 및 라이징 엣지를 모두 검출하고 이에 따른 펄스를 발생시키는 회로로서, 시스템의 상태를 레벨로 표시해 주는 시스템의 상태 감시 및 디지틀 레벨신호의 레벨 변화에 따른 동기 펄스가 요구되는 장치 등에서 보편화되어 있는 TTL IC를 이용하여 회로를 구성한 후 여분의 IC내 소자들로 간단히 본 발명을 구성시킬 수 있어 경제적으로 구성이 가능하고, 동작상의 신뢰도를 제고시키는 효과를 갖는다.

Claims

저속으로 변화하는 디지틀 레벨신호의 폴링 및 라이징 엣지를 모두 검출하고 이에 따른 펄스를 발생시키는 회로에 있어서, 하나의 신호 입력라인; 상기 신호 입력라인에 연결된 폴링 엣지 지연 수단(11); 상기 신호 입력라인에 연결된 라이징 엣지 지연 수단(12); 상기 신호 입력라인에 데이타 입력단(D1)이 연결되고 상기 폴링 엣지 지연 수단(11)에 클럭입력단(CK1)이 연결된 제1D플립플롭(13); 상기 라이징 엣지 지연 수단(12)에 데이타 입력단(D2)이 연결되고 상기 신호 입력라인에 클럭입력단(CK2)이 연결된 제2D플립플롭(14); 상기 제1 및 제2D플립플롭(13,14)의 비반전 출력단(Q1,Q2)에 두 입력단이 연결된 논리곱 수단(15); 상기 논리곱 수단(15)의 출력단에 입력단이 연결되고 상기 제1 및 제2D플립플롭(13,14)의 프리세트단(PR1,PR2)에 출력단이 연결된 펄스 발생 수단(16); 및 상기 논리곱 수단(15)의 출력단에 연결된 최종 출력라인을 구비하는 것을 특징으로 하는 디지틀 신호의 엣지 검출 및 펄스 발생회로.
제1항에 있어서, 상기 폴링 엣지 지연 수단(11)은 상기 신호 입력라인에 입력단이 연결되고 상기 제1D플립플롭(13)의 클럭입력단(CK1)에 출력단이 연결된 제1인버터(11a)로 구성된 것을 특징으로 하는 디지틀 신호의 엣지 검출 및 펄스 발생회로.
제1항에 있어서, 상기 라이징 엣지 지연 수단(12)은 상기 신호 입력라인에 입력단이 연결된 제2인버터(12a); 및 상기 제2인버터(12a)의 출력단에 입력단이 연결되고 상기 제2D플립플롭(14)의 데이타 입력단(D2)에 출력단이 연결된 제3인버터(12b)로 구성된 것을 특징으로 하는 디지틀 신호의 엣지 검출 및 펄스 발생회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 펄스 발생수단(16)은 상기 논리곱 수단(15)의 출력단에 입력단이 연결된 제4인버터(16a); 및 상기 제4인버터(16a)의 출력단에 입력단이 연결되고 상기 제1 및 제2D플립플롭(13,14)의 프로세트단(PR1,PR2)에 출력단이 연결된 제5인버터(16b)로 구성된 것을 특징으로 하는 디지틀 신호의 엣지 검출 및 펄스 발생회로.