KR930000452B1

KR930000452B1 - 비동기 펄스 파형의 동기화 회로

Info

Publication number: KR930000452B1
Application number: KR1019900001789A
Authority: KR
Inventors: 송웅호
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-02-14
Filing date: 1990-02-14
Publication date: 1993-01-21
Also published as: KR910016152A

Abstract

내용 없음.

Description

비동기 펄스 파형의 동기화 회로

제1도는 이 발명의 개요를 설명하기 위한 파형도.

제2도는 이 발명의 회로도.

제3도는 이 발명의 회로 각부의 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 트리거 검출부 2, 6 : D 플립플롭

7 : RS 플립플롭 8 : OR 게이트

이 발명은 비동기 펄스 파형의 동기화 회로에 관한 것으로, 특히 주파수가 서로 다르고 동기가 서로 일치하지 않은 두 신호중 한 신호를 기준신호에 동기시키도록 한 비동기 펄스 파형의 동기화 회로에 관한 것이다.

데이타 통신기술이 진보됨에 부응하여 두 시스템간 데이타를 통신하기 위한 장치는 모뎀 또는 직렬 통신 수단 등 많은 방법 및 장치가 사용되고 있다. 특히 통신하고자 하는 두 시스템이 동작 주파수가 서로 상이하고 또한 그 출력된 신호의 동기가 서로 맞지 않는 경우 상호 시스템간 데이타 통신 실현에는 데이타 전송상의 에러 또는 비동기로 인한 오동작을 방지하도록 장치를 구현해야 하는 바, 종래의 방식은 하드웨어 혹은 소프트 웨어의 처리가 수반되고 회로의 복잡성과 고가인 문제점이 있다. 또한 통신장치 구현에 따라서, 동기가 어긋나는 두 신호를 동기시켜 줄 수 있는 장치가 요망된다.

이 발명에서는 시스템 상에서 비동기 신호끼리 데이타 처리를 보다 용이하게 할 수 있도록 비동기인 일측의 신호를 기준되는 다른 측의 신호에 동기시키되 고유의 주파수 성격을 유지시킬 수 있는 비동기 파형의 동기화 회로를 제공함을 목적으로 한다.

상기한 목적을 달성하기 위하여 본 발명은 입력신호(fi)에 대한 일정에의 트리거가 발생되는 것을 검출하는 트리거 검출부(1)와, 상기 트리거 검출부(1)의 출력신호 (IT)가 일입력에 인가되는 RS 플립플롭(7)와, 상기 RS 플립플롭(7)의 일출력이 데이타 입력으로 공급되고, RS 플립플롭(7)의 다른 출력이 세트 단자에 입력되며, 상기 입려신호(fi)보다 주파수가 높은 기준신호(f_R)의 반전신호가 클록단자에 입력되는 제4D형 플립플롭(5)와, 상기 D형 플립플롭(5)의 출력(Q₄)과 기준신호(R_R)의 논리합을 출력하기 위한 OR 게이트(8)와, 상기 OR 게이트(8)의 출력(f_O)이 데이타로서 입력되며 상기 트리거 검출부(1)의 출력(IT)의 클록단자에 접속된 제1D형 플립플롭(2)와, 상기 제1D형 플립플롭(2)의 출력(Q₁)이 데이타로서 입력되고 상기 기준신호(f_R)의 반전신호가 클록단자에 인가된 제2D형 플립플롭(3)과, 상기 제2D형 플립플롭(3)의 출력이 데이타로서 입력되고 상기 기준신호(f_R)가 클록단자에 인가된 제3D형 플립플롭(4)과, 상기 제4D형 플립플롭(5)의 출력(Q₄)이 데이타로서 입력되고 상기 기준신호(f_R)가 클록단자에 인가된 제5D형 플립플롭(6)과, 상기 제5D형 플립플롭(6)의 출력(Q₅)이 논리 ″1″일때 논리″0″의 출력을, 상기 출력(Q₅)이 논리 ″0″일때 상기 제1 및 제3D형 플립플롭((2, 4)의 출력(Q₁, Q₃)으로부터 부울식을 출력으로 발생하여 상기 RS 플립플롭(7)의 다른 입력에 인가하는 논리회로 수단으로 구성되고, 상기 기준신호(f_R)의 로우레벨에 해당하는 펄스폭을 가지며 상기 입력신호(fi)와 동일한 주파수를 갖는 출력(f_O)을 발생하는 것을 특징으로 하는 비동기 펄스파형의 동기화 회로를 제공한다.

이 발명의 회로 구성 및 작용, 효과를 첩부한 도면을 참조하여 상세히 설명한다. 제1도는 이 발명의 개념을 설명하기 위한 실시예의 파형도를 나타낸 것이다. 제1도에서 f_R은 두 시스템 중 주파수가 높은 측의 클럭 파형으로서 기준신호가 되며, 일정 주파수와 폭을 유지하고 있다. fi는 다른측 시스템으로부터의 신호로서 상기 f_R과는 주파수 및 동기가 서로 일치하지 않는 신호로서 가변적 주파수와 펄스폭을 갖고 있다. f_O는 이 발명에 따라 출력되는 신호로서, fi 입력이 f_R과 호환적 성격을 띄게 하기 위하여 주파수는 fi와 일치하고 동시에 f_R에 동기되어 있다.

fi 신호는 A, B, C로 지시된 것처럼 주파수와 펄스폭이 변하는 각각의 경우에 대하여 설명하기 위해 구분하여 도시되었다. 제1도에서 일정 주파수 f_R에 대하여 fi가 A→B→C와 같이 주파수와 펄스폭이 변할때 출력 f_O는 f_R의 로우레벨에 해당하는 펄스폭을 가지며 fi의 주파수의 성격을 띄고 A→B→C와 같이 변조된다. 이때 C 부분과 같이 기준신호(f_R)보다 높은 주파수의 입력 fi에 대해서는 이에 대응하는 출력 f_O는 f_R기준신호가 동일하게 출력하게 된다. 즉, 기준신호(f_R)보다 낮은 주파수의 입력신호(fi)에 대해서만 유효한 것이다.

제1도와 같이 파형이 얻어지도록 구성 및 동작되는 이 발명의 회로를 제2도에 나타내었다.

이 발명의 구성은 입력신호(fi)의 트리거 검출부(1)를 거친 신호(IT)와 기준신호(f_R)각각의 D 플립플롭(2), (3), (4)에 클럭신호로서 연결되고, 이 플립플롭 출력은 상기 트리거 신호(IT)와 함께 RS 플립플롭(7)에 인가되며 이 플립플롭에 연이어 셋(set) 기능이 구비된 D 플립플롭(5), (6)에 연결되고, 기준신호(f_R)와 상기 D 플립플롭(5)의 입출력이 OR 게이트(8)를 거쳐 출력되며, 그 출력은 상기 D 플립플롭(2)의 입력으로 귀환 접속되어 상기 기준신호에 입력신호의 동기가 일치되어 출력되도록 구성된다.

도면에서 D 플립플롭(3), (4) 및 (5), (6)은 셋 기능이 구비되어 있는 플립플롭으로서 단자(

)에 로우레벨 '0'신호가 입력되면 플립플롭 출력(Q)은 하이레벨 즉, '1' 레벨이 되도록 구성된 D 플립플롭이다. 그리고 입력신호(fi)의 트리거 검출부(1)는 AND 게이트와 다수의 인버터로 구성된다.

제2도에 나타낸 이 발명 회로 동작에 따른 각 부분의 파형은 제3도에 나타낸 바와 같다. 제3도의 'f_R' 파형은 기준신호를 나타내며 상대적으로 높은 주파수를 갖는 시스템의 클럭신호이다. 그리고 'fi' 신호는 낮은 주파수로 동작되는 시스템으로부터의 입력신호이다.

즉 이미 설명한 바와같이 기준신호(f_R)에 입력신호(fi를 동기시키는 것이다.

제2도에 회로로부터 기준신호(f_R)는 있으나 입력신호(fi)가 없으면 OR 게이트( 8)를 거쳐 회로출력(f_O)에는 기준신호(f_R)가 그대로 출력되고 이 신호가 귀환되어 제1의 D 플립플롭(2)의 입력에 인가되어도 입력신호(fi)로부터의 클럭이 되는 신호가 없으므로 동작하지 않는다.

제3도의 'fi' 파형이 일정 엣지의 트리거가 발생되면 그 각각의 엣지에서 제1의 D 플립플롭(2)은 출력신호(f_O)를 Q1으로서 출력시킨다. 또한 상기 트리거신호(IT)에 따라 셋 기능이 구비된 D 플립플롭(3), (4)는 그 출력이 '1' 레벨이 되고 따라서 제3의 플립플롭(4)의 출력(Q3)은 파형도가 같이 트리거신호(IT)에 맞추어 1레벨로 세트된다.

그리고 RS 플립플롭(7)의 입력에 연결된 OR 게이트 NAND 게이트 구성의 논리회로 Q5와 Q3 및 Q1의 입력을 받아 동작되는 회로로서 Q5 신호가 '1'이면 언제나 그 출력은 '0'이 되고 Q5 신호가 '0'이면 출력은

+Q1의 부울식으로 표시된다. 현재 입력신호의 트리거가 발생한 상태이므로 제4의 D 플립플롭(5)의 출력(Q4)은 '0' 레벨이 되면서 기준신호(f_R)의 펄스를 출력하고, 상기 제4의 D 플립플롭(5)의 출력(Q4)은 이에 연결된 제5의 D 플립플롭(6)의 연결되어 있어 출력(Q5)은 '0' 레벨이 된다.

이때 이 발명 회로 출력(f_O)은 기준신호(f_R)의 동기가 제4의 D 플립플롭(5)의 클럭에 연결되어 있으므로 이 동기에 따라서 입력신호(fi)가 출력되므로 이 입력신호(fi)는 기준신호에 동기가 맞추어져 출력된다(제3도 참조).

이어서, 입력신호(fi)에 트리거 발생이 없으면 초기동작과 같이 동작하여 입력신호 트리거 발생전까지 대기상태에 놓인다.

이와 같이 동작되는 이 발명의 비동기 펄스 파형의 동기화 회로는 비동기 입력시스템 간의 상호 데이터 처리가 간편하게 이루어질 수 있다.

Claims

입력신호(fi)에 대한 일정에지의 트리거가 발생되는 것을 검출하는 트리거 검출부(1)와, 상기 트리거 검출부(1)의 출력신호(IT)가 일입력에 인가되는 RS 플립플롭(7 )와, 상기 RS 플립플롭(7)의 일출력이 데이타 입력으로 공급되고, RS 플립플롭(7)의 다른 출력이 세트 단자에 입력되며, 상기 입려신호(fi)보다 주파수가 높은 기준신호(f_R)의 반전신호가 클록단자에 입력되는 제4D형 플립플롭(5)와, 상기 D형 플립플롭(5)의 출력(Q₄)과 기준신호(R_R)의 논리합을 출력하기 위한 OR 데이트(8)와, 상기 OR 게이트 (8)의 출력(f_O)이 데이타로서 입력되며 상기 트리거 검출부(1)의 출력(IT)의 클록단자에 접속된 제1D형 플립플롭(2)와, 상기 제1D형 플립플롭(2)의 출력(Q₁)이 데이타로서 입력되고 상기 기준신호(f_R)의 반전신호가 클록단자에 인가된 제2D형 플립플롭(3)과, 상기 제2D형 플립플롭(3)의 출력이 데이타로서 입력되고 상기 기준신호(f_R)가 클록단자에 인가된 제3D형 플립플롭(4)과, 상기 제4D형 플립플롭(5)의 출력(Q₄)이 데이타로서 입력되고 상기 기준신호(f_R)가 클록단자에 인가된 제5D형 플립플롭(6)과, 상기 제5 D형 플립플롭(6)의 출력(Q₅)이 논리 ″1″일때 논리″0″의 출력을, 상기 출력(Q₅)이 논리 ″0″일때 상기 제1 및 제3D형 플립플롭((2, 4)의 출력(Q₁, Q₃)으로부터 부울식을 출력으로 발생하여 상기 RS 플립플롭(7)의 다른 입력에 인가하는 논리회로 수단으로 구성되고, 상기 기준신호(f_R)의 로우레벨에 해당하는 펄스폭을 가지며 상기 입력신호 (fi)와 동일한 주파수를 갖는 출력(f_O)을 발생하는 것을 특징으로 하는 비동기 펄스파형의 동기화 회로.