JPS63160411A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPS63160411A JPS63160411A JP30630186A JP30630186A JPS63160411A JP S63160411 A JPS63160411 A JP S63160411A JP 30630186 A JP30630186 A JP 30630186A JP 30630186 A JP30630186 A JP 30630186A JP S63160411 A JPS63160411 A JP S63160411A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- latch
- output
- coincidence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 44
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、例えばビデオテープレコーダ等のサーボ装
置に使用されるパルス幅変調回路に関する。
置に使用されるパルス幅変調回路に関する。
(従来の技術)
従来、第5図に示すようなパルス幅変調回路がある。こ
の回路は、フリップフロップ回路18のセット、リセッ
ト入力にそれぞれパターン検出回路12の出力と比較器
13の判定出力が交互に人力することにより、該フリッ
プフロップ18からパルス幅変調出力を得る回路である
。
の回路は、フリップフロップ回路18のセット、リセッ
ト入力にそれぞれパターン検出回路12の出力と比較器
13の判定出力が交互に人力することにより、該フリッ
プフロップ18からパルス幅変調出力を得る回路である
。
つまりカウンタ11は、所定周波数のクロックckを計
数し、その計数出力を比較回路12の一方のデータ入力
部に人力Aとして供給する。またカウンタ11ゐ計数出
力は、パターン検出器12により例えばオール1が検出
され、このパターン検出回路12は、オール1を検出し
たときにパターン検出パルスを発生し、これを増幅器1
4、ナンド回路16を介して、フリップフロップ回路1
8の例えばセット端子に供給する。
数し、その計数出力を比較回路12の一方のデータ入力
部に人力Aとして供給する。またカウンタ11ゐ計数出
力は、パターン検出器12により例えばオール1が検出
され、このパターン検出回路12は、オール1を検出し
たときにパターン検出パルスを発生し、これを増幅器1
4、ナンド回路16を介して、フリップフロップ回路1
8の例えばセット端子に供給する。
一方、比較器13の他方の入力部には、ラッチ回路19
からのラッチデータが入力Bとして供給されている。比
較器13は、入力Aと入力Bを比較し、A≧Bとなった
ときに判定出力を得る。この判定出力は、ナンド回路1
7を介してフリップフロップ回路18のリセット端子に
供給される。
からのラッチデータが入力Bとして供給されている。比
較器13は、入力Aと入力Bを比較し、A≧Bとなった
ときに判定出力を得る。この判定出力は、ナンド回路1
7を介してフリップフロップ回路18のリセット端子に
供給される。
従って、パターン検出パルスと判定出力との位相がずれ
ていれば、フリップフロップ回路18がらは、矩形波の
出力が得られる。なお、インバータ15、ナンド回路1
6.17は、フリップフロップ回路18に入力するセッ
ト、リセットパルスラフロックckに同期化させるため
のものである。
ていれば、フリップフロップ回路18がらは、矩形波の
出力が得られる。なお、インバータ15、ナンド回路1
6.17は、フリップフロップ回路18に入力するセッ
ト、リセットパルスラフロックckに同期化させるため
のものである。
ここでフリップフロップ回路18から出力される矩形波
のパルスのパルスデューティを可変する場合には、ラッ
チ回路19のデータ値を変更すればよい。
のパルスのパルスデューティを可変する場合には、ラッ
チ回路19のデータ値を変更すればよい。
ところで、ラッチ回路19に対してラッチデータを与え
る場合、集積回路の内部ではデータ伝送バスのライン数
削減の為に、時分割で与える方式が採用される。このた
め、ラッチ回路19の前段には、下位ビットと上位ビッ
トを時分割でラッチするための補助ラッチ回路20が必
要となる。この補助ラッチ回路20は、パスライン31
がらのデータ(例えば8ビツトの並列データ)を下位ラ
ッチパルスLPIのタイミングと上位ビットラッチパル
スLP2のタイミングで時分割でラッチし、16ビツト
のラッチデータを作り、次の本ラッチパルスLP3のタ
イミングで先のラッチ回路19に16ビツトのデータを
ラッチさせるものである。
る場合、集積回路の内部ではデータ伝送バスのライン数
削減の為に、時分割で与える方式が採用される。このた
め、ラッチ回路19の前段には、下位ビットと上位ビッ
トを時分割でラッチするための補助ラッチ回路20が必
要となる。この補助ラッチ回路20は、パスライン31
がらのデータ(例えば8ビツトの並列データ)を下位ラ
ッチパルスLPIのタイミングと上位ビットラッチパル
スLP2のタイミングで時分割でラッチし、16ビツト
のラッチデータを作り、次の本ラッチパルスLP3のタ
イミングで先のラッチ回路19に16ビツトのデータを
ラッチさせるものである。
これにより、バス−ライン31のライン数は半分でよく
、集積回路内部のバス占有面積が低減されている。また
パルス幅変調回路のビット数とラインバスとのビット数
が異なっても両者の結合が可能である。下位ラッチパル
スLP 1、上位ピットラッチパルスLP2、本ラッチ
パルスLP3は例えばシステムコントローラから作られ
ている。
、集積回路内部のバス占有面積が低減されている。また
パルス幅変調回路のビット数とラインバスとのビット数
が異なっても両者の結合が可能である。下位ラッチパル
スLP 1、上位ピットラッチパルスLP2、本ラッチ
パルスLP3は例えばシステムコントローラから作られ
ている。
(発明が解決しようとする問題点)
上記従来のパルス幅変調回路によると、ラッチデータを
時分割で伝送するために補助ラッチ回路20が必要であ
り、パルス幅変調回路の回路規模を大きくしている。集
積回路においてはできるだけ、回路規模を小さくするこ
とが望ましいのであるが、時分割伝送を可能とするには
上記のように補助ラッチ回路20を追加せざるをえない
。
時分割で伝送するために補助ラッチ回路20が必要であ
り、パルス幅変調回路の回路規模を大きくしている。集
積回路においてはできるだけ、回路規模を小さくするこ
とが望ましいのであるが、時分割伝送を可能とするには
上記のように補助ラッチ回路20を追加せざるをえない
。
そこで、この発明は、補助ラッチ回路20の存在を容認
し、比較器13の回路構成が複雑であり、この部分が比
較的回路面積を占有している点に着目する。
し、比較器13の回路構成が複雑であり、この部分が比
較的回路面積を占有している点に着目する。
比較器13の構成は例えば第6図のように、インバータ
とナンド回路の組合わせからなり、入力Aと人力Bを比
較し、A<Bのときは出力0、A≧Bで出力1と成る。
とナンド回路の組合わせからなり、入力Aと人力Bを比
較し、A<Bのときは出力0、A≧Bで出力1と成る。
このように比較器13の構成は比較的複雑である。
そこでこの発明では、上記補助ラッチ回路の追加を容認
して、可能な限り回路規模を小さくすることを目的とす
るもので、従来の回路では比較器の構成が複雑であるこ
とに着目し、この部分の改良を図ることで回路規模を小
さくすることのできるパルス幅変調回路を提供すること
を目的とする。
して、可能な限り回路規模を小さくすることを目的とす
るもので、従来の回路では比較器の構成が複雑であるこ
とに着目し、この部分の改良を図ることで回路規模を小
さくすることのできるパルス幅変調回路を提供すること
を目的とする。
[発明の構成]
(問題点を解決するための手段) 。
この発明では、所定周波数のクロックを計数するカウン
タと、このカウンタの出力が所定値になったときにパタ
ーン検出パルスを得るパターン検出回路と、任意に値が
可変されるデータをラッチするためのラッチ回路と、前
記ラッチ回路の出力データの値と前記カウンタの計数値
の一致を検出して一致検出パルスを出力する一致検出回
路と、前記一致検出パルスにより出力が反転され前記パ
ターン検出パルスにより該出力が元に復帰され、この出
力をパルス幅変調出力とするフリップフロップ手段と、
前記パターン検出パルスに応答して前記ラッチ回路に対
してラッチパルスを供給するタミングパルス発生手段と
を具備し、従来の比較器の部分を構成の簡単な一致検出
回路に置換え、かつラッチ回路のラッチタイミングを前
記パターン検出パルスに同期させることで誤動作を防止
するようにしている。
タと、このカウンタの出力が所定値になったときにパタ
ーン検出パルスを得るパターン検出回路と、任意に値が
可変されるデータをラッチするためのラッチ回路と、前
記ラッチ回路の出力データの値と前記カウンタの計数値
の一致を検出して一致検出パルスを出力する一致検出回
路と、前記一致検出パルスにより出力が反転され前記パ
ターン検出パルスにより該出力が元に復帰され、この出
力をパルス幅変調出力とするフリップフロップ手段と、
前記パターン検出パルスに応答して前記ラッチ回路に対
してラッチパルスを供給するタミングパルス発生手段と
を具備し、従来の比較器の部分を構成の簡単な一致検出
回路に置換え、かつラッチ回路のラッチタイミングを前
記パターン検出パルスに同期させることで誤動作を防止
するようにしている。
(作用)
上記の手段により、構成の簡単な一致回路を採用するこ
とができるので全体の回路規模の低減が可能である。
とができるので全体の回路規模の低減が可能である。
(実施例)
以下この発明の実施例を図面を参照して説明する。
第1図はこの発明の一実施例であり、パルス幅変調の原
理は従来と変わりはなく、この発明では、カウンタ11
の出力とラッチ回路19の出力が供給される一致検出回
路30と、ラッチ回路19に対してラッチパルスを与え
る回路手段が従来と異なる。従って、第5図に示した回
路と同じ部分には同図と同じ符号を付して説明する。
理は従来と変わりはなく、この発明では、カウンタ11
の出力とラッチ回路19の出力が供給される一致検出回
路30と、ラッチ回路19に対してラッチパルスを与え
る回路手段が従来と異なる。従って、第5図に示した回
路と同じ部分には同図と同じ符号を付して説明する。
即ち、フリップフロップ回路18のセット、リセット入
力にそれぞれパターン検出回路12の出力と一致検出回
路30からの一致パルスが交互に入力することにより、
該フリップフロップ18からパルス幅変調出力を得る。
力にそれぞれパターン検出回路12の出力と一致検出回
路30からの一致パルスが交互に入力することにより、
該フリップフロップ18からパルス幅変調出力を得る。
カウンタ11は、所定周波数のクロックckを計数し、
その計数出力を一致検出回路30の一方のデータ人力部
に人力Aとして供給する。またカウンタ11の計数出力
は、パターン検出回路12により例えばオール1が検出
され、このパターン検出回路12は、オール1を検出し
たときにパターン検出パルスFDPを発生し、これを増
幅器14、ナンド回路16を介して、フリップフロップ
回路18の例えばセット端子に供給する。
その計数出力を一致検出回路30の一方のデータ人力部
に人力Aとして供給する。またカウンタ11の計数出力
は、パターン検出回路12により例えばオール1が検出
され、このパターン検出回路12は、オール1を検出し
たときにパターン検出パルスFDPを発生し、これを増
幅器14、ナンド回路16を介して、フリップフロップ
回路18の例えばセット端子に供給する。
一方、一致検出回路30の他方の入力部には、ラッチ回
路19からのラッチデータが入力Bとして供給されてい
る。一致検出回路30は、人力Aと入力Bの一致を検出
し、A−Bとなったときに一致パルスを得る。この一致
パルスは、ナンド回路17を介してフリップフロップ回
路18のリセット端子に供給される。
路19からのラッチデータが入力Bとして供給されてい
る。一致検出回路30は、人力Aと入力Bの一致を検出
し、A−Bとなったときに一致パルスを得る。この一致
パルスは、ナンド回路17を介してフリップフロップ回
路18のリセット端子に供給される。
従って、パターン検出パルスと一致パルスとの位相がず
れていれば、フリップフロップ回路18からは、矩形波
の出力が得られる。なお、インバータ15、ナンド回路
16.17は、フリップフロップ回路18に入力するセ
ット、リセットパルスをクロックckに同期化させるた
めのものである。
れていれば、フリップフロップ回路18からは、矩形波
の出力が得られる。なお、インバータ15、ナンド回路
16.17は、フリップフロップ回路18に入力するセ
ット、リセットパルスをクロックckに同期化させるた
めのものである。
ここでフリップフロップ回路18から出力される矩形波
のパルスのパルスデューティを可変する場合には、ラッ
チ回路19のデータ値を変更すればよい。
のパルスのパルスデューティを可変する場合には、ラッ
チ回路19のデータ値を変更すればよい。
ラッチ回路19は、補助ラッチ回路20のラッチデータ
をラッチパルスLPOのタイミングでラッチするが、こ
のラッチパルスLPOは、この発明の特有の回路から発
生されている。
をラッチパルスLPOのタイミングでラッチするが、こ
のラッチパルスLPOは、この発明の特有の回路から発
生されている。
ラッチパルスLPOは、この発明の場合、パターン検出
パルスFDPに同期して得られるように構成されている
。即ち、パターン検出パルスFDPは、フリップフロッ
プ回路18をセットするとともに、インバータ31、ア
ンド回路32を介して、ラッチパルスLPOとして用い
られる。
パルスFDPに同期して得られるように構成されている
。即ち、パターン検出パルスFDPは、フリップフロッ
プ回路18をセットするとともに、インバータ31、ア
ンド回路32を介して、ラッチパルスLPOとして用い
られる。
Dタイプフリップフロップ回路35は、補助ラッチ回路
20に必ず上位データと下位データが揃ってから、ラッ
チパルスLPOが得られるようにアンド回路32をゲー
ト制御するものである。即ち、ラッチパルスLPOは、
インバータ36を介してDタイプフリップフロップ回路
35のクロック入力端子に供給される。するとこのDタ
イプフリップフロップ回路35は、データ1をラッチし
、その反転出力をローレベルにしてアンド回路32を非
導通状態に設定する。次に補助ラッチ囲路20にド位デ
ータが下位ラッチパルスLPIによりラッチされ、次に
1−位データが1−位データラッチパルスLP2により
ラッチされる。ここで、上位データラッチパルスLP2
は、Dタイプフリップフロップ回路35のリセット端子
にも供給される。
20に必ず上位データと下位データが揃ってから、ラッ
チパルスLPOが得られるようにアンド回路32をゲー
ト制御するものである。即ち、ラッチパルスLPOは、
インバータ36を介してDタイプフリップフロップ回路
35のクロック入力端子に供給される。するとこのDタ
イプフリップフロップ回路35は、データ1をラッチし
、その反転出力をローレベルにしてアンド回路32を非
導通状態に設定する。次に補助ラッチ囲路20にド位デ
ータが下位ラッチパルスLPIによりラッチされ、次に
1−位データが1−位データラッチパルスLP2により
ラッチされる。ここで、上位データラッチパルスLP2
は、Dタイプフリップフロップ回路35のリセット端子
にも供給される。
従って、Dタイプフリップフロップ回路35は、補助ラ
ッチ回路20に全部データが揃ってからアンド回路32
をエネーブル状態にする。
ッチ回路20に全部データが揃ってからアンド回路32
をエネーブル状態にする。
上記したようにこの発明では、簡単な構成の一致検出回
路30を用いて、回路規模を縮小することができる。
路30を用いて、回路規模を縮小することができる。
第2図は、この発明回路の動作を説明するのに示したタ
イムチャートである。同図(a)は、カウンタ30の計
数値の変化を示している。同図(b)はフリップフロッ
プ回路181の出力、即ちパルス幅変調出力である。こ
のパルス幅変調出力は、時点t1でラッチ回路19にラ
ッチしたデータが、カウンタ11の計数値時点t2で一
致したことを示す。この発明では、時点t1でラッチ回
路19にデータをラッチさせるようにタイミング制御を
行なっているところに重要な意味がある。
イムチャートである。同図(a)は、カウンタ30の計
数値の変化を示している。同図(b)はフリップフロッ
プ回路181の出力、即ちパルス幅変調出力である。こ
のパルス幅変調出力は、時点t1でラッチ回路19にラ
ッチしたデータが、カウンタ11の計数値時点t2で一
致したことを示す。この発明では、時点t1でラッチ回
路19にデータをラッチさせるようにタイミング制御を
行なっているところに重要な意味がある。
仮にラッチタイミングが同図(e)に示すように、カウ
ンタ11のセットタイミングと一致していなかったとす
ると、次のような問題がある。つまり、時点T1でラッ
チ動作があったときに既にカウンタ11の計数値がこの
ときのラッチデータ値(時点TOに相当するラッチデー
タ値)より大きな値になっていたとすると、パルス幅変
調出力は、同図(d)に示すようにカウンタ11の次の
サイクルまでデユーティが継続され、誤差出力を得るこ
とになる。しかしこの発明では、ラッチ回路19のラッ
チタイミングを、カウンタ11の最小値の時点に合わせ
ているためにこのような問題は生じない。
ンタ11のセットタイミングと一致していなかったとす
ると、次のような問題がある。つまり、時点T1でラッ
チ動作があったときに既にカウンタ11の計数値がこの
ときのラッチデータ値(時点TOに相当するラッチデー
タ値)より大きな値になっていたとすると、パルス幅変
調出力は、同図(d)に示すようにカウンタ11の次の
サイクルまでデユーティが継続され、誤差出力を得るこ
とになる。しかしこの発明では、ラッチ回路19のラッ
チタイミングを、カウンタ11の最小値の時点に合わせ
ているためにこのような問題は生じない。
第3図は、一致検出回路30の回路規模が、従来使用し
た第6図に示す比較器よりも小さいことを示すための図
である。第3図(a)は、インバータINI 〜INn
−1と、ナンド回路NAND 1〜NANDn−1と
、アンド回路AND 1を用いたもので入力Aと入力B
の内容が一致したときに、アンド回路AND 1からハ
イレベルの出力が得られる。また同図(b)は、排他的
論理和回路EXORI 〜EXORn −1と、アンド
回路AND 2を用いた一致検出回路である。排他的論
理和回路CXOR1〜1EXORn −1の各一方の入
力と他方の入力にそれぞれ人力Aと入力Bを供給すれば
、人力A、Bが一致したときに各排他的論理和回路IE
XORI〜EXORn −1から0が得られ、アンド回
路AND 2からローレベルの一致検出パルスが得られ
る。この回路の場合、第3図(a)の回路に比べるとH
路構成が複雑になり第6図の比較回路とあまり差異がな
くなる。
た第6図に示す比較器よりも小さいことを示すための図
である。第3図(a)は、インバータINI 〜INn
−1と、ナンド回路NAND 1〜NANDn−1と
、アンド回路AND 1を用いたもので入力Aと入力B
の内容が一致したときに、アンド回路AND 1からハ
イレベルの出力が得られる。また同図(b)は、排他的
論理和回路EXORI 〜EXORn −1と、アンド
回路AND 2を用いた一致検出回路である。排他的論
理和回路CXOR1〜1EXORn −1の各一方の入
力と他方の入力にそれぞれ人力Aと入力Bを供給すれば
、人力A、Bが一致したときに各排他的論理和回路IE
XORI〜EXORn −1から0が得られ、アンド回
路AND 2からローレベルの一致検出パルスが得られ
る。この回路の場合、第3図(a)の回路に比べるとH
路構成が複雑になり第6図の比較回路とあまり差異がな
くなる。
第4図は、ラッチ囲路19の1ビツトのラッチ部を示し
たもので、ナンド回路41、インバータ42、フリップ
フロップ回路を形成するナンド回路43.44から成る
。ラッチパルスが入力されるとデータ内容に応じた出力
がフリップフロップ回路にラッチされる。
たもので、ナンド回路41、インバータ42、フリップ
フロップ回路を形成するナンド回路43.44から成る
。ラッチパルスが入力されるとデータ内容に応じた出力
がフリップフロップ回路にラッチされる。
[発明の効果]
以上説明したようにこの発明は、補助ラッチ回路の追加
を容認して、可能な限り回路規模を小さくすることので
きるパルス幅変調回路を提供することができる。
を容認して、可能な限り回路規模を小さくすることので
きるパルス幅変調回路を提供することができる。
第1図はこの発明の一実施例を示す回路図、第2図は第
1図の回路の動作を説明するのに示したタイムチャート
、第3図は第1図の一致検出回路の例を示す回路図、第
4図はラッチ回路の一部を示す図、第5図は従来のパル
ス幅変調回路を示す回路図、第6図は第5図の比較器の
具体構成を示す図である。 11・・・カウンタ、12・・・パターン検出回路、1
8・・・フリップフロップ回路、19・・・ラッチ回路
、20・・・補助ラッチ回路、21・・・パスライン、
30・・・一致検出回路、31・・・インバータ、32
・・・アンド回路、35・・・Dタイプフリップフロッ
プ回路。
1図の回路の動作を説明するのに示したタイムチャート
、第3図は第1図の一致検出回路の例を示す回路図、第
4図はラッチ回路の一部を示す図、第5図は従来のパル
ス幅変調回路を示す回路図、第6図は第5図の比較器の
具体構成を示す図である。 11・・・カウンタ、12・・・パターン検出回路、1
8・・・フリップフロップ回路、19・・・ラッチ回路
、20・・・補助ラッチ回路、21・・・パスライン、
30・・・一致検出回路、31・・・インバータ、32
・・・アンド回路、35・・・Dタイプフリップフロッ
プ回路。
Claims (1)
- 【特許請求の範囲】 所定周波数のクロックを計数するカウンタと、このカ
ウンタの出力が所定値になったときにパターン検出パル
スを得るパターン検出回路と、任意に値が可変されるデ
ータをラッチするためのラッチ回路と、 前記ラッチ回路の出力データの値と前記カウンタの計数
値の一致を検出して一致検出パルスを出力する一致検出
回路と、 前記一致検出パルスにより出力が反転され前記パターン
検出パルスにより該出力が元に復帰され、この出力をパ
ルス幅変調出力とするフリップフロップ手段と、 前記パターン検出パルスに応答して前記ラッチ回路に対
してラッチパルスを供給するタミングパルス発生手段と
を具備したことを特徴とするパルス幅変調回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61306301A JP2798918B2 (ja) | 1986-12-24 | 1986-12-24 | パルス幅変調回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61306301A JP2798918B2 (ja) | 1986-12-24 | 1986-12-24 | パルス幅変調回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63160411A true JPS63160411A (ja) | 1988-07-04 |
JP2798918B2 JP2798918B2 (ja) | 1998-09-17 |
Family
ID=17955453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61306301A Expired - Fee Related JP2798918B2 (ja) | 1986-12-24 | 1986-12-24 | パルス幅変調回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2798918B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04273715A (ja) * | 1991-02-28 | 1992-09-29 | Nec Corp | カウンタ回路 |
CN111830816A (zh) * | 2020-06-28 | 2020-10-27 | 南京天朗防务科技有限公司 | 自适应定时方法、装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57204631A (en) * | 1981-06-11 | 1982-12-15 | Matsushita Electric Ind Co Ltd | Modulating circuit of pulse width |
-
1986
- 1986-12-24 JP JP61306301A patent/JP2798918B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57204631A (en) * | 1981-06-11 | 1982-12-15 | Matsushita Electric Ind Co Ltd | Modulating circuit of pulse width |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04273715A (ja) * | 1991-02-28 | 1992-09-29 | Nec Corp | カウンタ回路 |
CN111830816A (zh) * | 2020-06-28 | 2020-10-27 | 南京天朗防务科技有限公司 | 自适应定时方法、装置 |
CN111830816B (zh) * | 2020-06-28 | 2023-05-12 | 南京天朗防务科技有限公司 | 自适应定时方法、装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2798918B2 (ja) | 1998-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0677802B1 (en) | Apparatus and method for generating a phase-controlled clock signal | |
US4475085A (en) | Clock synchronization signal generating circuit | |
EP0214676B1 (en) | Clock signal regenerator arrangement | |
US6298104B1 (en) | Clock recovery circuit | |
JPS63160411A (ja) | パルス幅変調回路 | |
US11509314B2 (en) | All-digital phase-locked loop | |
GB2227136A (en) | Frequency tracking system | |
JPH07283727A (ja) | 位相同期検出器 | |
CA1274002A (en) | Event distribution and combination system | |
JPH0483425A (ja) | パルス発生回路 | |
KR930000452B1 (ko) | 비동기 펄스 파형의 동기화 회로 | |
JPH11239119A (ja) | 通信装置のクロック切替回路 | |
JP2736702B2 (ja) | 非同期検出回路 | |
JP3228408B2 (ja) | 同期化回路及び同期化方法 | |
KR100229429B1 (ko) | 인터럽트 요구 신호 발생장치 | |
KR930011187B1 (ko) | 레이저 프린터에 있어서 스캐너 이상유무 및 수평동기 주기 점검회로 | |
JPH0495426A (ja) | Crc誤り検出回路 | |
KR920005877B1 (ko) | 시스템 프레임 신호 동기회로 및 제어방법 | |
JP3487228B2 (ja) | マンチェスタ符号化装置 | |
JPH03257650A (ja) | 並列ディジタル信号のラッチ装置 | |
KR0172459B1 (ko) | 클럭재생방법 및 장치 | |
JP2877433B2 (ja) | 波形生成回路 | |
JP2956919B2 (ja) | マーク率1/2パターン再生器 | |
KR100193760B1 (ko) | 외부 기준펄스 및 로컬 클럭을 입력으로 하는 펄스발생회로 | |
JP2970241B2 (ja) | サンプリングクロック情報生成回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |