JPS63160411A

JPS63160411A - パルス幅変調回路

Info

Publication number: JPS63160411A
Application number: JP30630186A
Authority: JP
Inventors: Yoshiaki Kosaka; 高坂　吉昭
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-24
Filing date: 1986-12-24
Publication date: 1988-07-04
Anticipated expiration: 2013-09-17
Also published as: JP2798918B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばビデオテープレコーダ等のサーボ装
置に使用されるパルス幅変調回路に関する。

（従来の技術）従来、第５図に示すようなパルス幅変調回路がある。こ
の回路は、フリップフロップ回路１８のセット、リセッ
ト入力にそれぞれパターン検出回路１２の出力と比較器
１３の判定出力が交互に人力することにより、該フリッ
プフロップ１８からパルス幅変調出力を得る回路である
。

つまりカウンタ１１は、所定周波数のクロックｃｋを計
数し、その計数出力を比較回路１２の一方のデータ入力
部に人力Ａとして供給する。またカウンタ１１ゐ計数出
力は、パターン検出器１２により例えばオール１が検出
され、このパターン検出回路１２は、オール１を検出し
たときにパターン検出パルスを発生し、これを増幅器１
４、ナンド回路１６を介して、フリップフロップ回路１
８の例えばセット端子に供給する。

一方、比較器１３の他方の入力部には、ラッチ回路１９
からのラッチデータが入力Ｂとして供給されている。比
較器１３は、入力Ａと入力Ｂを比較し、Ａ≧Ｂとなった
ときに判定出力を得る。この判定出力は、ナンド回路１
７を介してフリップフロップ回路１８のリセット端子に
供給される。

従って、パターン検出パルスと判定出力との位相がずれ
ていれば、フリップフロップ回路１８がらは、矩形波の
出力が得られる。なお、インバータ１５、ナンド回路１
６．１７は、フリップフロップ回路１８に入力するセッ
ト、リセットパルスラフロックｃｋに同期化させるため
のものである。

ここでフリップフロップ回路１８から出力される矩形波
のパルスのパルスデューティを可変する場合には、ラッ
チ回路１９のデータ値を変更すればよい。

ところで、ラッチ回路１９に対してラッチデータを与え
る場合、集積回路の内部ではデータ伝送バスのライン数
削減の為に、時分割で与える方式が採用される。このた
め、ラッチ回路１９の前段には、下位ビットと上位ビッ
トを時分割でラッチするための補助ラッチ回路２０が必
要となる。この補助ラッチ回路２０は、パスライン３１
がらのデータ（例えば８ビツトの並列データ）を下位ラ
ッチパルスＬＰＩのタイミングと上位ビットラッチパル
スＬＰ２のタイミングで時分割でラッチし、１６ビツト
のラッチデータを作り、次の本ラッチパルスＬＰ３のタ
イミングで先のラッチ回路１９に１６ビツトのデータを
ラッチさせるものである。

これにより、バス−ライン３１のライン数は半分でよく
、集積回路内部のバス占有面積が低減されている。また
パルス幅変調回路のビット数とラインバスとのビット数
が異なっても両者の結合が可能である。下位ラッチパル
スＬＰ　１、上位ピットラッチパルスＬＰ２、本ラッチ
パルスＬＰ３は例えばシステムコントローラから作られ
ている。

（発明が解決しようとする問題点）上記従来のパルス幅変調回路によると、ラッチデータを
時分割で伝送するために補助ラッチ回路２０が必要であ
り、パルス幅変調回路の回路規模を大きくしている。集
積回路においてはできるだけ、回路規模を小さくするこ
とが望ましいのであるが、時分割伝送を可能とするには
上記のように補助ラッチ回路２０を追加せざるをえない
。

そこで、この発明は、補助ラッチ回路２０の存在を容認
し、比較器１３の回路構成が複雑であり、この部分が比
較的回路面積を占有している点に着目する。

比較器１３の構成は例えば第６図のように、インバータ
とナンド回路の組合わせからなり、入力Ａと人力Ｂを比
較し、Ａ＜Ｂのときは出力０、Ａ≧Ｂで出力１と成る。

このように比較器１３の構成は比較的複雑である。

そこでこの発明では、上記補助ラッチ回路の追加を容認
して、可能な限り回路規模を小さくすることを目的とす
るもので、従来の回路では比較器の構成が複雑であるこ
とに着目し、この部分の改良を図ることで回路規模を小
さくすることのできるパルス幅変調回路を提供すること
を目的とする。

［発明の構成］（問題点を解決するための手段）　。

この発明では、所定周波数のクロックを計数するカウン
タと、このカウンタの出力が所定値になったときにパタ
ーン検出パルスを得るパターン検出回路と、任意に値が
可変されるデータをラッチするためのラッチ回路と、前
記ラッチ回路の出力データの値と前記カウンタの計数値
の一致を検出して一致検出パルスを出力する一致検出回
路と、前記一致検出パルスにより出力が反転され前記パ
ターン検出パルスにより該出力が元に復帰され、この出
力をパルス幅変調出力とするフリップフロップ手段と、
前記パターン検出パルスに応答して前記ラッチ回路に対
してラッチパルスを供給するタミングパルス発生手段と
を具備し、従来の比較器の部分を構成の簡単な一致検出
回路に置換え、かつラッチ回路のラッチタイミングを前
記パターン検出パルスに同期させることで誤動作を防止
するようにしている。

（作用）上記の手段により、構成の簡単な一致回路を採用するこ
とができるので全体の回路規模の低減が可能である。

（実施例）以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、パルス幅変調の原
理は従来と変わりはなく、この発明では、カウンタ１１
の出力とラッチ回路１９の出力が供給される一致検出回
路３０と、ラッチ回路１９に対してラッチパルスを与え
る回路手段が従来と異なる。従って、第５図に示した回
路と同じ部分には同図と同じ符号を付して説明する。

即ち、フリップフロップ回路１８のセット、リセット入
力にそれぞれパターン検出回路１２の出力と一致検出回
路３０からの一致パルスが交互に入力することにより、
該フリップフロップ１８からパルス幅変調出力を得る。

カウンタ１１は、所定周波数のクロックｃｋを計数し、
その計数出力を一致検出回路３０の一方のデータ人力部
に人力Ａとして供給する。またカウンタ１１の計数出力
は、パターン検出回路１２により例えばオール１が検出
され、このパターン検出回路１２は、オール１を検出し
たときにパターン検出パルスＦＤＰを発生し、これを増
幅器１４、ナンド回路１６を介して、フリップフロップ
回路１８の例えばセット端子に供給する。

一方、一致検出回路３０の他方の入力部には、ラッチ回
路１９からのラッチデータが入力Ｂとして供給されてい
る。一致検出回路３０は、人力Ａと入力Ｂの一致を検出
し、Ａ−Ｂとなったときに一致パルスを得る。この一致
パルスは、ナンド回路１７を介してフリップフロップ回
路１８のリセット端子に供給される。

従って、パターン検出パルスと一致パルスとの位相がず
れていれば、フリップフロップ回路１８からは、矩形波
の出力が得られる。なお、インバータ１５、ナンド回路
１６．１７は、フリップフロップ回路１８に入力するセ
ット、リセットパルスをクロックｃｋに同期化させるた
めのものである。

ラッチ回路１９は、補助ラッチ回路２０のラッチデータ
をラッチパルスＬＰＯのタイミングでラッチするが、こ
のラッチパルスＬＰＯは、この発明の特有の回路から発
生されている。

ラッチパルスＬＰＯは、この発明の場合、パターン検出
パルスＦＤＰに同期して得られるように構成されている
。即ち、パターン検出パルスＦＤＰは、フリップフロッ
プ回路１８をセットするとともに、インバータ３１、ア
ンド回路３２を介して、ラッチパルスＬＰＯとして用い
られる。

Ｄタイプフリップフロップ回路３５は、補助ラッチ回路
２０に必ず上位データと下位データが揃ってから、ラッ
チパルスＬＰＯが得られるようにアンド回路３２をゲー
ト制御するものである。即ち、ラッチパルスＬＰＯは、
インバータ３６を介してＤタイプフリップフロップ回路
３５のクロック入力端子に供給される。するとこのＤタ
イプフリップフロップ回路３５は、データ１をラッチし
、その反転出力をローレベルにしてアンド回路３２を非
導通状態に設定する。次に補助ラッチ囲路２０にド位デ
ータが下位ラッチパルスＬＰＩによりラッチされ、次に
１−位データが１−位データラッチパルスＬＰ２により
ラッチされる。ここで、上位データラッチパルスＬＰ２
は、Ｄタイプフリップフロップ回路３５のリセット端子
にも供給される。

従って、Ｄタイプフリップフロップ回路３５は、補助ラ
ッチ回路２０に全部データが揃ってからアンド回路３２
をエネーブル状態にする。

上記したようにこの発明では、簡単な構成の一致検出回
路３０を用いて、回路規模を縮小することができる。

第２図は、この発明回路の動作を説明するのに示したタ
イムチャートである。同図（ａ）は、カウンタ３０の計
数値の変化を示している。同図（ｂ）はフリップフロッ
プ回路１８１の出力、即ちパルス幅変調出力である。こ
のパルス幅変調出力は、時点ｔ１でラッチ回路１９にラ
ッチしたデータが、カウンタ１１の計数値時点ｔ２で一
致したことを示す。この発明では、時点ｔ１でラッチ回
路１９にデータをラッチさせるようにタイミング制御を
行なっているところに重要な意味がある。

仮にラッチタイミングが同図（ｅ）に示すように、カウ
ンタ１１のセットタイミングと一致していなかったとす
ると、次のような問題がある。つまり、時点Ｔ１でラッ
チ動作があったときに既にカウンタ１１の計数値がこの
ときのラッチデータ値（時点ＴＯに相当するラッチデー
タ値）より大きな値になっていたとすると、パルス幅変
調出力は、同図（ｄ）に示すようにカウンタ１１の次の
サイクルまでデユーティが継続され、誤差出力を得るこ
とになる。しかしこの発明では、ラッチ回路１９のラッ
チタイミングを、カウンタ１１の最小値の時点に合わせ
ているためにこのような問題は生じない。

第３図は、一致検出回路３０の回路規模が、従来使用し
た第６図に示す比較器よりも小さいことを示すための図
である。第３図（ａ）は、インバータＩＮＩ　〜ＩＮｎ
　−１と、ナンド回路ＮＡＮＤ　１〜ＮＡＮＤｎ−１と
、アンド回路ＡＮＤ　１を用いたもので入力Ａと入力Ｂ
の内容が一致したときに、アンド回路ＡＮＤ　１からハ
イレベルの出力が得られる。また同図（ｂ）は、排他的
論理和回路ＥＸＯＲＩ　〜ＥＸＯＲｎ　−１と、アンド
回路ＡＮＤ　２を用いた一致検出回路である。排他的論
理和回路ＣＸＯＲ１〜１ＥＸＯＲｎ　−１の各一方の入
力と他方の入力にそれぞれ人力Ａと入力Ｂを供給すれば
、人力Ａ、Ｂが一致したときに各排他的論理和回路ＩＥ
ＸＯＲＩ〜ＥＸＯＲｎ　−１から０が得られ、アンド回
路ＡＮＤ　２からローレベルの一致検出パルスが得られ
る。この回路の場合、第３図（ａ）の回路に比べるとＨ
路構成が複雑になり第６図の比較回路とあまり差異がな
くなる。

第４図は、ラッチ囲路１９の１ビツトのラッチ部を示し
たもので、ナンド回路４１、インバータ４２、フリップ
フロップ回路を形成するナンド回路４３．４４から成る
。ラッチパルスが入力されるとデータ内容に応じた出力
がフリップフロップ回路にラッチされる。

［発明の効果］以上説明したようにこの発明は、補助ラッチ回路の追加
を容認して、可能な限り回路規模を小さくすることので
きるパルス幅変調回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するのに示したタイムチャート
、第３図は第１図の一致検出回路の例を示す回路図、第
４図はラッチ回路の一部を示す図、第５図は従来のパル
ス幅変調回路を示す回路図、第６図は第５図の比較器の
具体構成を示す図である。１１・・・カウンタ、１２・・・パターン検出回路、１
８・・・フリップフロップ回路、１９・・・ラッチ回路
、２０・・・補助ラッチ回路、２１・・・パスライン、
３０・・・一致検出回路、３１・・・インバータ、３２
・・・アンド回路、３５・・・Ｄタイプフリップフロッ
プ回路。

Claims

【特許請求の範囲】　所定周波数のクロックを計数するカウンタと、このカ
ウンタの出力が所定値になったときにパターン検出パル
スを得るパターン検出回路と、任意に値が可変されるデ
ータをラッチするためのラッチ回路と、前記ラッチ回路の出力データの値と前記カウンタの計数
値の一致を検出して一致検出パルスを出力する一致検出
回路と、前記一致検出パルスにより出力が反転され前記パターン
検出パルスにより該出力が元に復帰され、この出力をパ
ルス幅変調出力とするフリップフロップ手段と、前記パターン検出パルスに応答して前記ラッチ回路に対
してラッチパルスを供給するタミングパルス発生手段と
を具備したことを特徴とするパルス幅変調回路。