KR920005877B1 - 시스템 프레임 신호 동기회로 및 제어방법 - Google Patents

Abstract

내용 없음.

Description

시스템 프레임 신호 동기회로 및 제어방법

제1도는 본 발명의 시스템 프레임 신호 동기회로 구성도,

제2도는 본 발명의 주요 신호간 관계를 나타내는 타이밍도,

제3도는 본 발명의 시스템 프레임 신호 동기 제어 순서도.

* 도면의 주요부분에 대한 부호의 설명

1, 2, 3, 4 : D플립플롭 NAND1, NAND2 : 논리 게이트

CPL, CP2, CP3, CP4 : 클럭 펄스 입력단자

Q1, Q2, Q3, Q4 : D플립플롭의 출력데이타

D1, D2, D3, D4 : D플립플롭의 입력데이타

본 발명은 전자교환기의 망동기장치에 수용되는 시스템 프레임 신호 동기회로 및 그 제어방법에 관한 것이다.

종래의 경우는, 교환기의 시스템 클럭을 외부로부터 기준클럭에 동기시켜 클럭간에 서로 동기를 이루게하도록 하였으나, 외부 프레임 신호와 시스템 내부의 프레임 신호 사이에는 항상 외부 프레임 신호 한 주기에 해당하는 시간차가 존재하는 문제점을 내포하고 있었다.

따라서 본 발명은 상기 문제점을 배제하기 위해 안출된 것으로서, 외부 프레임 신호에 시스템 내부의 프레임 신호를 최대한 동기시켜 그 시간차를 시스템 내부 클럭의 한 주기 이내로 축소시킴으로서 데이타 전송시 프레임 신호간의 시간차로 인한 데이타의 유실을 방지하는 시스템 프레임신호 동기회로 및 그 제어방법을 제공하는대 목적을 두고 있다.

본 발명은 상기 목적을 달성하기 위하여 전자교환기의 망동기장치에 수용되는 시스템 프레임신호 동기회로에 있어서, 소프트웨어로부터 인가되는 된 천이신호 라인에 데이타 입력단이 연결되고 외부로부터의 프레임신호 인가 라인에 클럭 입력단이 연결되어 입력된 프레임신호에 대해 리타이밍되고 반전된 천이신호를 출력하는 제1D플립플롭; 상기 제1D플립플롭의 반전출력단에 데이타 입력단이 연결되고 상기 외부로부터의 프레임신호 인가 라인에 클럭 입력단이 연결되어 입력된 신호에 대해 리타이밍되고 반전된 천이신호를 출력하는 제2D플립플롭; 상기 제1D플립플롭의 반전출력단과 상기 제2D플립플롭의 반전출력단에 각각 그 입력단이 연결되어 두 입력신호에 대해 부정논리곱을 수행하여 외부로부터의 프레임신호에 동기되어 있고 외부 프레임신호의 한 주기에 해당하는 프레임신호를 발생시켜 출력하는 제1논리게이트; 상기 제1논리게이트의 출력단에 데이타 입력단이 연결되고 시스템 내부의 클럭 인가 라인에 클럭 입력단이 연결되어 입력된 신호에 대해 리타이밍되고 반전된 프레임신호를 출력하는 제3D플립플롭; 상기 제3D플립플롭의 반전출력단에 데이타 입력단이 연결되고 상기 시스템 내부의 클럭 인가 라인에 클럭 입력단이 연결되어 입력된 신호에 대해 리타이밍되고 반전된 프레임신호를 출력하는 제4D플립플롭; 및 상기 제3D플립플롭의 반전출력단과 상기 제4D플립플롭의 반전출력단에 각각 그 입력단이 연결되어 두 입력신호에 대해 부정논리곱을 수행하여 외부로부터의 프레임신호에 동기되고 내부 시스템 클럭의 한 주기에 해당하는 시스템 프레임신호를 발생시켜 출력하는 제 2논리게이트를 구비하고 있는 시스템 프레임신호 동기회로를 제공한다.

또한, 상기와 같이 구성된 시스템 프레임신호 동기회로를 제어함에 있어서, 시스템 전체의 파워-온 시소프트웨어적으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단에 인가하는 제1단계; 상기시스템 파워-온 시가 아니더라도, 이중화로 구성되어 운용되는 시스템 동기회로가 모두 스타트-업되는 경우에 소프트웨어적으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단에 인가하는 제2단계 : 및 네트워크 차원에서 조정이 필요하여 운용자가 천이신호 발생을 요구한 경우에 소프트웨어적으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단에 인가하는 제3단계; 에 의해서만 상기 천이신호가 발생되고 그 이외의 경우에는 수행을 중단하도록 하는 시스템 프레임신호 동기 제어방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.

제1도는 본 발명의 시스템 프레임 신호 동기회로 구성도이고, 제2도는 본 발명의 주요 신호간 관계를 나타내는 타이밍도이다.

도면에서 1, 2, 3 및 4는 제1 내지 제4D플립플롭을, NAND1 및 NAND2는 제1 및 제2논리 게이트를, CPL, CP2, CP3 및 CP4는 클럭 펄스 입력단자를, Q1, Q2, Q3 및 Q4는 D플립플롭의 출력데이타를, 그리고D1, D2, D3 및 D4는 D플립플롭의 입력데이타를 각각 나타낸다.

도면에 도시한 바와같이 본 발명의 시스템 프레임 신호 동기회로는 소프트웨어(S/W)가 인가하는 천이신호 라인에 데이타 입력단(D1)이 연결되고 외부로부터의 프레임신호 인가 라인에 클럭입력단(CP1)이 연결된 제1D플립플롭(1)과, 상기 제1D플립플롭(1)의 반전출력단(/Q1)에 데이타 입력단(D2)이 연결되고 상기 외부로부터의 프레임신호 인가 라인에 클럭 입력단(CP2)이 연결된 제2D플립플롭(2)과, 상기 제1D플립플롭(1)의 반전출력단(/Q1)과 상기 제2D플립플롭(2)의 반전출력단(/Q2)에 각각 그 입력단이 연결되어 두 입력신호에 대해 부정논리곱(NAND)을 수행하는 제1논리게이트(NAND1)와, 상기 제1논리게이트(NAND1)의 출력단에 데이타 입력단(D3)이 연결되고 시스템 내부의 클럭 인가 라인에 클럭 입력단(CP3)이 연결된 제3D플립플롭(3)과, 상기 제3D플립플롭(3)의 반전출력단(/Q3)에 데이타 입력단(D4)이 연결되고 상기 시스템 내부의 클럭 인가 라인에 클럭 입력단(CP4)이 연결된 제4D플립플롭(4)과, 상기 제3D플립플롭(3)의 반전출력단(/Q3)과 상기 제4D플립플롭(4)의 반전출력단(/Q4)에 각각 그 입력단이 연결되어 두 입력신호에 대해 부정논리곱(NAND)을 수행하여 시스템 프레임신호를 출력시키는 제2논리게이트(NAND2)로 구성되어 본 발명의 목적을 실현하고 있는 바, 각 구성요소의 구체적인 동작을 설명하면 다음과 같다.

제1D플립플롭(1)은 소프트웨어(S/W)가 제공하는 천이신호를 데이타 입력단(D1)으로 수신하고, 외부에서 온 프레임신호를 클럭입력단(CP1)으로 입력하여 소프트웨어(S/W)가 제공하는 천이신호를 리타이밍시켜 반전된 천이신호(/Q1)를 출력한다.

제2D플립플롭(2)은 상기 제1D플립플롭(1)에서 출력한 반전된 천이신호(/Q1)를 테이타 입력단(D2)으로 수신하고, 외부에서 온 프레임신호를 클럭 입력단(CP2)으로 입력하여 리타이밍되고 다시 반전된 천이신호(/Q2)를 출력한다.

제1논리게이트(NAND1)는 상기 제1D플립플롭(1)의 출력(/Q1)과 상기 제2D플립플롭(2)의 출력(/Q2)을 각각 입력으로 하여 외부에서 온 프레임신호에 동기되어 있고 외부 프레임신호의 한 주기에 해당하는 프레임신호를 발생시킨다.

제3D플립플롭(3)은 상기 제1논리게이트(NAND1)에서 발생된 프레임신호를 데이타 입력단(D3)으로 수신하고, 시스템 내부 클럭을 클럭 입력단(CP3)으로 입력하여 리타이밍되고 반전된 프레임 신호(/Q3)를 출력한다.

제4D플립플롭(4)은 상기 제3D플립플롭(3)에서 출력한 반전된 프레임신호(/Q3)를 데이타 입력단(D4)으로 수신하고, 시스템 내부 클럭을 클럭 입력단(CP4)으로 입력하여 리타이밍되고 다시 반전된 프레임 신호(/Q4)를 출력한다.

제 2논리게이트(NAND2)는 상기 제3D플립플롭(3)의 출력(/Q3)과 상기 제4D플립플롭(4)의 출력(/Q4)을 각각 그 입력으로하여 외부에서 온 프레임신호에 동기되어 있고 시스템 내부 클럭의 한주기에 해당하는 시스템 프레임신호를 발생시킨다.

이때 상기 각부의 신호 즉, 소프트웨어(S/W)가 제공하는 천이신호, 외부에서 오는 입력 프레임신호, 제1D플립플롭(1)의 출력(/Q1), 제2D플립플롭(2)의 출력(/Q2), 제 1논리게이트(NAND1)의 출력, 시스템 내부 클럭, 제3D플립플롭(3)의 출력(/Q3), 제4D플립플롭(4)의 출력(/Q4) 및 제 2논리게이트(NAND2)의 출력의 관계 타이밍은 제2도에 도시되어 있다.

제3도는 본 발명의 시스템 프레임 신호 동기에 대한 제어방법에 관한 것으로, 소프트웨어(S/W)가 천이신호를 제공하는 제어 순서도이다.

시스템 전체의 파워-온(Power-On)시(11) 소프트웨어적(S/W)으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단(D1)에 인가한다(14). 그리고 상기 시스템 파워-온 시가 아니더라도, 이중화로 구성되어 운용되는 시스템 동기회로가 모두 스타트-업(Start-Up)되는 경우(12)에도 소프트웨어적(S/W)으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단(D1)에 인가한다(14). 또한, 네트워크 차원에서 조정이 필요하여 운용자가 S/W 천이신호 발생을 요구한 경우(13)에도 소프트웨어적(S/W)으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단(D1)에 인가한다(14). 그리고 그 이외의 경우에는 수행을 중단하도록 제어하는 것이다.

본 발명은 상기와 같이 외부 프레임신호에 동기되고 시스템 내부 클럭의 한 주기에 해당하는 시스템 프레임신호를 시스템에 공급하여 데이타 전송시 프레임신호간의 시간차로 인하여 발생될 수 있는 데이타의 유실을 방지할 수 있게 하였으며, 천이신호를 복잡한 하드웨어로 구성하지 않고 소프트웨어로 처리함으로써 회로의 구성을 간소화시키는 효과를 갖는다.

Claims (3)

1. 전자교환기의 망동기장치에 수용되는 시스템 프레임신호 동기회로에 있어서, 소프트웨어(SW)로부터 인가되는 천이신호 라인에 데이타 입력단(D1)이 연결되고 외부로부터의 프레임신호 인가 라인에 클럭입력단(CP1)이 연결되어 입력된 프레임신호에 대해 리타이밍되고 반전된 천이신호(/Q1)를 출력하는 제1D플립플롭(1); 상기 제1D플립플롭(1)의 반전출력단(/Q1)에 데이타 입력단(D2)이 연결되고 상기 외부로부터의 프레임신호 인가 라인에 클럭 입력단(CP2)이 연결되어 입력된 신호에 대해 리타이밍되고 반전된 천이신호(/Q2)를 출력하는 제2D플립플롭(2); 상기 제1D플립플롭(1)의 반전출력단(/Q1)과 상기 제2D플립플롭(2)의 반전출력단(/Q2)에 각각 그 입력단이 연결되어 두 입력신호에 대해 부정논리곱(NAND)을 수행하여 외부로부터의 프레임신호에 동기되어 있고 외부 프레임신호의 한 주기에 해당하는 프레임신호를 발생시켜 출력하는 제1논리게이트(NAND1);

   상기 제1논리게이트(NAND1)의 출력단에 데이타 입력단(D3)이 연결되고 시스템 내부의 클럭 인가 라인에 클럭 입력단(CP3)이 연결되어 입력된 신호에 대해 리타이밍되고 반전된 프레임신호(/Q3)를 출력하는 제3D플립플롭(3); 상기 제3D플립플롭(3)의 반전출력단(/Q3)에 데이타 입력단(D4)이 연결되고 상기 시스템 내부의 클럭 인가 라인에 클럭 입력단(CP4)이 연결되어 입력된 신호에 대해 리타이밍되고 반전된 프레임신호(/Q4)를 출력하는 제4D플립플롭(4); 및 상기 제3D플립플롭(3)의 반전출력단(/Q3)과 상기 제4D플립플롭(4)의 반전출력단(/Q4)에 각각 그 입력단이 연결되어 두 입력신호에 대해 부정논리곱(NAND)을 수행하여 외부로부터의 프레임신호에 동기되고 내부 시스템 클럭의 한 주기에 해당하는 시스템 프레임신호를 발생시켜 출력하는 제2논리게이트(NAND2); 를 구비하고 있는 것을 특징으로 하는 시스템 프레임신호동기회로.
2. 제1항에 있어서, 상기 내부 시스템 클럭은 32.768MHz인 것을 특징으로 하는 시스템 프레임신호 동기회로.
3. 소프트웨어(S/W)가 인가하는 천이신호 라인에 데이타 입력단(D1)이 연결되고 외부로부터의 프레임신호 인가 라인에 클럭 입력단(CP1)이 연결된 제1D플립플롭(1)과, 상기 제1D플립플롭(1)의 반전출력단(/Q1)에 데이타 입력단(D2)이 연결되고 상기 외부로부터의 프레임신호 인가 라인에 클럭 입력단(CP2)이 연결된 제2D플립플롭(2)과, 상기 제1D플립플롭(1)의 반전출력단(/Q1)과 상기 제2D플립플롭(2)의 반전출력단(/Q2)에 각각 그 입력단이 연결되어 두 입력신호에 대해 부정논리곱(NAND)을 수행하는 제1논리게이트(NAND1)와, 상기 제1논리게이트(NAND1)의 출력단에 데이타 입력단(D3)이 연결되고 시스템 내부의 클럭 인가 라인에 클럭 입력단(CP3)이 연결된 제3D플립플롭(3)과, 상기 제3D플립플롭(3)의 반전출력단(/Q3)에 데이타 입력단(D4)이 연결되고 상기 시스템 내부의 클럭 인가 라인에 클럭 입력단(CP4)이 연결된 제4D플립플롭(4)과, 상기 제3D플립플롭(3)의 반전출력단(/Q3)과 상기 제4D플립플롭(4)의 반전출력단(/Q4)에 각각 그 입력단이 연결되어 두 입력신호에 대해 부정논리곱(NAND)을 수행하여 시스템 프레임신호를 출력시키는 제2논리게이트(NAND2)로 구성되여 있는 망동기장치의 시스템 프레임신호 동기회로를 제어하는 방법에 있어서,

   시스템 전체의 파워-온(Power-On)시(11) 소프트웨어적(S/W)으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단(D1)에 인가하는(14) 제1단계; 상기 시스템 파워-온 시가 아니더라도, 이중화로 구성되어 운용되는 시스템 동기회로가 모두 스타트-업(Start-Up)되는 경우(12)에 소프트웨어적(S/W)으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단(D1)에 인가하는(14) 제2단계; 및 네트워크차원에서 조정이 필요하여 운용자가 천이신호 발생을 요구한 경우(13)에 소프트웨어적(S/W)으로 천이신호를 발생시켜 상기 제1D플립플롭의 데이타 입력단(D1)에 인가하는(14) 제3단계; 에 의해서만 상기 천이신호가 발생되고 그 이외의 경우에는 수행을 중단하도록 하는 것을 특징으로 하는 시스템 프레임신호 동기 제어방법.

Images