KR100223892B1 - 클럭위상 조절 시스템 - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 클럭위상 조절 시스템에 관한 것으로, 특히 위상 비교기로 피드-백(Feedback)되어 들어가는 신호의 오차를 줄여 고속클럭의 위상 조절에 적당하도록 한 클럭위상 조절 시스템에 관한 것으로, 외부 클럭신호와 피드-백 신호의 위상을 비교하는 위상 비교기와, 상기 위상 비교기에서 출력되는 위상에서 외부 클럭신호와 출력 데이터의 위상을 90°로 맞추도록 보정 조절하는 위상조절 회로부와, 상기 위상조절 회로부의 출력신호를 일정시간 지연 시킨 후, 외부신호에 의해 동기되어 상기 위상 비교기로 피드-백 시키거나 차단하는 제 1 지연부와, 상기 위상조절 회로부의 출력신호를 외부신호에 의해 동기되어 제 1 지연부와 반대로 전송 또는 차단하고 일정시간 지연 시킨 후 출력하는 제 2 지연부와, 상기 제 2 지연부의 출력에 의해 리드 데이터를 출력하는 출력부, 상기 출력부를 모델링화 한 모델링 회로부의 출력값을 외부신호에 의해 동기되어 상기 제 2 지연부와 동일하게 전송 또는 차단하여 상기 위상 비교기로 피드-백 시키는 제 3 지연부로 구성됨을 특징으로 한다.

Description

클럭위상 조절 시스템
본 발명은 클럭위상 조절 시스템에 관한 것으로, 특히 위상 비교기로 피드-백(Feedback)되어 들어가는 신호의 오차를 줄여 고속클럭의 위상 조절에 적당하도록 한 클럭위상 조절 시스템에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 클럭위상 조절 시스템에 대하여 설명하면 다음과 같다.
도 1은 외부 클럭신호와 외부 데이터의 위상 관계를 나타낸 타이밍도로서, 외부 클럭신호(Txclk)와 출력 데이터(Output Data)와의 위상 관계는 90°의 위상차를 가져야 데이터를 받는쪽에서 셋업(Setup)과 홀드-마진(Hold-margin)를 갖게된다.
도 2는 종래의 클럭위상 조절 시스템을 개략적으로 나타낸 구성 블록도이다.
도 2에 도시한 바와같이 외부 클럭신호(TxClk)와 피드-백 신호(fbClk)의 위상을 비교하는 위상 비교기(1)와, 상기 위상 비교기(1)에서 출력되는 위상에서 외부 클럭신호(TxClk)와 출력 데이터(Output Data)의 위상을 90°로 맞추도록 보정 조절하는 위상조절 회로부(2)와, 제 1 트랜스퍼 게이트(TG1) 및 제 1, 제 2 인버터(I1)(I2)등으로 이루어져, 상기 위상조절 회로부(2)에서 출력되는 클럭신호(tclk)를 일정시간 지연 시켜 외부신호(run)에 따라, 상기 위상 비교기(1)로 피드-백 시키는 제 1 지연부(3)와, 제 2 트랜스퍼 게이트(TG2) 및 제 3, 제 4 인버터(I3)(I4)등으로 이루어져, 상기 위상조절 회로부(2)에서 출력되는 클럭신호(tclk)를 일정시간 지연 시켜 외부신호(run)에 동기되어 제 1 지연부(3)가 클럭신호를 출력하지 않을 때 클럭신호 출력하는 제 2 지연부(4)와, 상기 제 2 지연부(4)의 출력신호(tclkdrv)에 의해 리드 데이터(RWD 또는
Figure kpo00001
)를 출력하는 출력부(5)로 구성된다.
이때, 상기 출력부(4)는 패드(PAd)를 통해서만 출력 데이터(Output Data)의 클럭을 검출할 수 있다.
여기서, 도 3은 출력부를 상세히 나타낸 회로도이다.
도 3에 도시한 바와같이 출력부(5)는 제 2 지연부(4)의 출력신호(tclkdrv)와 리드 데이터(RWD)를 논리곱하고 반전하여 출력하는 제 1 NAND 게이트(NAND1)와, 제 2 지연부(4)의 출력신호와 반전 리드 데이터(
Figure kpo00002
)를 논리곱하고 반전하여 출력하는 제 2 NAND 게이트(NAND2)와, 상기 위상조절 회로부(2)의 출력신호(tclk)에 의해 각각 제 1 NAND 게이트(NAND1)의 출력 또는 제 2 NAND 게이트(NAND2)의 출력신호를 전송하는 제 3, 제 4 트랜스퍼 게이트(TG3)(TG4)와, 상기 제 3, 제 4 트랜스퍼 게이트(TG3)(RG4)에 동기되어 인버터하는 제 5 인버터(I5)로 구성된다.
이와같이 구성된 종래의 클럭위상 조절 시스템의 동작에 대하여 설명하면 다음과 같다.
먼저, 위상 비교기(1)로 입력되는 외부 클럭신호(TxClk)를 위상조절 회로부(2)에서 씨모스 레벨로 바꾼 후, 제 1 지연부(3)로 보낸다. 상기 제 1 지연부(3)는 외부신호(run)에 의해 제 1 트랜스퍼 게이트(TG1)가 온/오프(On/Off) 되므로 전송신호에 동기되어 상기 위상조절 회로부(2)의 출력신호(tclk)가 출력되도록 제 1, 제 2 인버터(I1)(I2)를 거쳐 일정시간 지연 시킨다음, 위상 비교기(1)로 피드-백 시켜 그 피드-백 신호(fbClk)와 외부 클럭신호(TxClk)의 위상을 비교한다.
상기 위상 비교기(1)의 결과가 외부 클럭신호(TxClk)의 위상 보다 피드-백 신호(fbClk)의 위상이 빠르면 위상조절 회로부(2)는 위상 비교기(1)의 결과에 딜레이를 주어 출력부(5)로 들어가는 클럭(tclkdrv)의 위상을 늦추고, 반면에 외부 클럭신호(TxClk)의 위상이 피드-백 신호(fbClk)의 위상 보다 느리면 위상조절 회로부(2)가 위상 비교기(1)의 결과에 딜레이를 감소 시켜 출력부(5)로 들어가는 클럭(tclkdrv)의 위상를 빠르게 한다.
이어서, 상기 위상조절 회로부(2)의 출력신호(tclk)는 각각 위상 비교기(1)로 피드-백 시키는 피드-백 신호(fbclk)와, 출력부(5)를 동작시키는 클럭신호(tclkdrv)로 나뉜다.
즉, 위상 비교기(1)로 피드-백 시키는 피드-백 신호(fbclk)는 제 1 지연부(3)에서 외부신호의 제 1 트랜스퍼 게이트(TG1)에 의해 온/오프되므로 전송신호에 동기되어 제 1, 제 2 인버터(I1)(I2)를 거쳐 일정시간 지연 시킨 후, 위상 비교기(1)로 피드-백 신호(fbClk)를 보내고, 출력부(5)를 동작 시키는 클럭신호(tclkdrv)는 제 2 지연부(4)에서 외부신호의 제 2 트랜스퍼 게이트(TG2)에 의해 온/오프되므로 제 1 지연부(3)에서 클럭신호가 출력될때는 출력하지 않고 제 1 지연부(3)에서 클럭신호를 출력하지 않을 때 제 3, 제 4 인버터(I3)(I4)를 거쳐 일정시간 지연 시킨후 출력한다. 출력부(5)는 상기 제 2 지연부(4)에서 출력되는 클럭신호(tclkdrv)와 외부 데이터(RWD 또는
Figure kpo00003
)를 입력으로 하여 최종적으로 데이터를 출력한다.
여기서, 제 1 지연부(3)에서 피드-백 시키는 피드-백 신호(fbclk)와 출력부(5)를 동작 시키는 클럭신호(tclkdrv)는 도 1에 도시한 바와같이 t1=t2, t3=t4로 같게 유지 시켜야 한다. 왜냐하면 피드-백 신호(fbclk)와 출력 데이터(Output Data)가 같은 위상을 가져야만 위상 비교기(1) 및 위상 조절 회로부(2)가 출력 데이터(output Data)와 외부 클럭신호(TxClk)를 90°로 유지 시키기 때문이다.
그러나 종래의 클럭위상 조절 시스템에 있어서는 다음과 같은 문제점이 있었다.
피드-백 신호와 출력부를 동작 시키는 클럭신호를 같게 유지하는 과정에서 출력부를 동작 시키는 회로와 단순한 인버터 회로로 구성된 회로 사이에서는 시뮬레이션 과정에서 맞추더라도 실제 제작시 이 두 회로 사이의 딜레이 미스-미차가 일어나서 출력 데이터의 타이밍 변이가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 위상 비교기로 피드-백 되어 들어가는 신호의 오차를 줄여 고속 클럭의 위상조절에 적당한 클럭 위상조절 시스템을 제공하는데 그 목적이 있다.
도 1은 종래의 외부클럭 신호와 출력 데이터의 위상 관계를 나타낸 타이밍도
도 2는 종래의 클럭위상 조절 시스템을 개략적으로 나타낸 구성 블록도
도 3은 도 1의 출력부를 상세히 나타낸 회로도
도 4는 본 발명의 클럭위상 조절 시스템을 개략적으로 나타낸 구성 블록도
도 5는 도 4의 모델링 회로부 및 출력부를 상세히 나타낸 회로도
도 6은 본 발명의 클럭위상 조절 시스템를 나타낸 타이밍도
* 도면의 주요부분에 대한 부호의 설명
41 : 위상 비교기 42 : 위상조절 시스템
43 : 제 1 지연부 44 : 제 2 지연부
45 : 출력부 45a : 모델링 회로부
46 : 제 3 지연부
상기와 같은 목적을 달성하기 위한 본 발명의 클럭 위상조절 시스템은 클럭위상 조절 시스템에 있어서, 외부 클럭신호와 피드-백 신호의 위상을 비교하는 위상 비교기와, 상기 위상 비교기에서 출력되는 위상에서 외부 클럭신호와 출력 데이터의 위상을 90°로 맞추도록 보정 조절하는 위상조절 회로부와, 상기 위상조절 회로부의 출력신호를 일정시간 지연 시킨 후, 외부신호에 의해 동기되어 상기 위상 비교기로 피드-백 시키거나 차단하는 제 1 지연부와, 상기 위상조절 회로부의 출력신호를 외부신호에 의해 동기되어 제 1 지연부와 반대로 전송 또는 차단하고 일정시간 지연 시킨 후 출력하는 제 2 지연부와, 상기 제 2 지연부의 출력에 의해 리드 데이터를 출력하는 출력부, 상기 출력부를 모델링화 한 모델링 회로부의 출력값을 외부신호에 의해 동기되어 상기 제 2 지연부와 동일하게 전송 또는 차단하여 상기 위상 비교기로 피드-백 시키는 제 3 지연부로 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 클럭위상 조절 시스템에 대하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 클럭위상 조절 시스템을 개략적으로 나타낸 구성 블록도이다.
도 4에 도시한 바와같이 외부 클럭신호(TxClk)와 피드-백 신호(fbclk)의 위상을 비교하는 위상 비교기(41)와, 상기 위상 비교기(41)에서 출력되는 위상에서 외부 클럭신호(TxClk)와 출력 데이터(Output Data)의 위상을 90°로 맞추도록 보정 조절하는 위상조절 회로부(42)와, 제 1, 제 2 인버터(I1)(I2) 및 제 1 트랜스퍼 게이트(TG1)등으로 이루어져, 상기 위상조절 회로부(42)에서 출력되는 클럭신호(Tclk)를 일정시간 지연 시켜 외부신호(run)에 동기되어 상기 위상 비교기(41)로 피드-백 시키는 제 1 지연부(43)와, 제 2 트랜스퍼 게이트(TG2) 및 제 3, 제 4 인버터(I3)(I4)등으로 이루어져, 외부신호(run)에 동기되어 제 1 지연부(43)와 반대로 제 1 지연부(43)에서 클럭신호가 출력되지 않을 때 상기 위상조절 회로부(42)에서 출력되는 클럭신호(tclk)를 일정시간 지연 시켜 출력하는 제 2 지연부(44)와, 상기 제 2 지연부(44)의 출력신호(tclkdrv)에 의해 리드 데이터(RWD 또는
Figure kpo00004
)를 출력하는 출력부(45)와, 상기 출력부(45)를 모델링(modeling)화 한 모델링 회로부(45a) 및 제 3 트랜스퍼 게이트(TG3)로 이루어져,외부신호(run)에 동기되어 제 2 지연부(44)에서 클럭신호가 출력될 때 상기 모델링 회로부(42)의 출력신호(mfb)를 상기 위상 비교기(41)로 피드-백 시키는 제 3 지연부(46)를 포함하여 구성된다.
이때, 상기 출력부(45)는 패드(PAD)를 통해서만 출력 데이터(Output Data)의 클럭을 검출할 수 있다.
도 5는 출력부 및 모델링 회로부를 상세히 나타낸 회로도이다.
도 5에 도시한 바와같이 출력부(45) 및 모델링 회로부(45a)는 제 2 지연부(44)의 출력신호(tclkdrv)와 리드 데이터(RWD)를 논리곱하고 반전하여 출력하는 제 1 NAND 게이트(NAND1)와, 제 2 지연부(44)의 출력신호(tclkdrv)와 반전 리드 데이터(
Figure kpo00005
)를 논리곱하고 반전하여 출력하는 제 2 NAND 게이트(NAND2)와, 상기 위상조절 회로부(42)의 출력신호(tclk)에 의해 각각 제 1 NAND 게이트(NAND1)의 출력 또는 제 2 NAND 게이트(NANDA2)의 출력신호를 교번하여 전송하는 제 4, 제 5 트랜스퍼 게이트(TG4)(TG5)와, 상기 제 4, 제 5 트랜스퍼 게이트(TG4)(TG5)에서 출력되는 클럭신호를 인버팅하여 출력하는 제 6 인버터(I6)를 구비하여 구성된다.
여기서, 본 발명의 클럭위상 조절 시스템의 동작에 대하여 보다 상세히 설명하면 다음과 같다.
먼저, 위상 비교기(41)에 입력되는 외부 클럭신호(Txclk)를 위상조절 회로부(42)에서 씨모스 레벨로 바꾼다. 이때, 상기 위상조절 회로부(42)의 출력신호(tclk)는 각각 위상 비교기(41)로 피드-백 시키는 피드-백 신호(fbclk)와, 출력부(45)를 동작시키는 클럭신호(tclkdrv)로 나뉜다.
즉, 상기 위상조절 회로부(42)의 출력신호(tclk)를 제 1 지연부(43)에서 외부신호(run)에 의해 전송 또는 차단하고 제 1, 제 2 인버터(I1)(I2)를 거쳐 일정시간 지연 시켜 상기 위상 비교기(41)로 피드-백 하므로써 그 피드-백 신호(fbclk)와 외부 클럭신호(Txclk)의 위상이 비교되도록 한다.
그리고 상기 위상조절 회로부(42)의 출력신호(tclk)를 제 2 지연부(44)에서 외부신호(run)에 의해 제 2 트랜스퍼 게이트(TG2)가 온/오프 되므로 상기 제 1 지연부(43)와 반대로 전송 또는 차단하고 제 3, 제 4 인버터(I3)(I4)를 거쳐 일정시간 지연 시켜 출력한다. 그리고 제 2 지연부(44)의 클럭신호(tclkdrv)와 리드 데이터(RWD 또는
Figure kpo00006
)를 입력으로 하여 출력부(45)가 데이터를 출력할 때, 제 3 지연부(46)에서 모델링 회로부(45a)의 출력신호(mfb)를 외부신호(run)에 의해 제 2 지연부(44)와 동일하게 제 3 트랜스퍼 게이트(TG3)가 온/오프하여 상기 위상 비교기(41)로 피드-백 시켜 위상 비교기(41)에서 모델링 회로부(45a)에서 출력된 신호(mfb)와 외부 클럭신호(Txclk)의 위상을 비교하도록 한다.
도 6은 본 발명의 클럭위상 조절 시스템의 타이밍도로서, 외부신호(run)가 로우(Low)인 경우, 제 1 트랜스퍼 게이트(TG1)가 온되므로 위상조절 회로부(42)의 출력신호(Tclk)가 제 1 지연부(45)의 제 1, 제 2 인버터(I1)(I2)을 거쳐 일정시간 지연된 출력신호(tfb)가 제 1 트랜스퍼 게이트(TG1)를 통해 위상 비교기(41)로 피드-백된다. 그리고 그 피드-백 신호(fbclk)와 외부 클럭신호(Txclk)의 위상를 비교한다. 이때, 외부신호의 제 2, 제 3 트랜스퍼 게이트(TG2)(TG3)는 오프된다.
그리고 외부신호(run)가 하이(High)인 경우, 제 2 트랜스퍼 게이트(TG2)가 온되므로 제 3, 제 4 인버터(I3)(I4)를 거쳐 일정시간 지연 시킨 후, 그 클럭신호(tclkdrv)에 의해 리드 데이터(RWD 또는
Figure kpo00007
)을 출력하는 출력부(45)를 동작 시키며, 모델링 회로부(44a)의 출력신호(mfb)가 외부신호의 제 3 트랜스퍼 게이트(TG3)에 온되어 위상 비교기(41)로 피드-백 시켜, 그 피드-백 신호(fbclk)와 외부 클럭신호(Txclk)의 위상을 비교하므로 상기 위상 비교기(41)로 피드-백 되어 들어가는 신호의 오차를 줄일 수 있다.
이상에서 설명한 바와같이 본 발명의 클럭위상 조절 시스템에 있어서는 다음과 같은 효과가 있다.
위상조절 회로부에서 실제 데이터의 위상과 같도록 지연부에서 조절된 피드-백 신호 사이에는 위상차가 발생하게 되므로 실제로 데이터가 트랜스퍼 할때와 하지 않을때를 구분하여 실제로 트랜스퍼 할 때는 출력부와 동일한 회로를 모델링하여 위상 비교기로 들어가는 피드-백 신호의 위상을 실제 출력 데이터와 같게하여 기존의 딜레이 미스-마치로 인한 출력 데이터의 타이밍 변이를 방지할 수 있다.

Claims (4)

  1. 클럭위상 조절 시스템에 있어서, 외부 클럭신호와 피드-백 신호의 위상을 비교하는 위상 비교기와, 상기 위상 비교기에서 출력되는 위상에서 외부 클럭신호와 출력 데이터의 위상을 90°로 맞추도록 보정 조절하는 위상조절 회로부와, 상기 위상조절 회로부의 출력신호를 일정시간 지연 시킨 후, 외부신호에 의해 동기되어 상기 위상 비교기로 피드-백 시키거나 차단하는 제 1 지연부와, 상기 위상조절 회로부의 출력신호를 외부신호에 의해 동기되어 제 1 지연부와 반대로 전송 또는 차단하고 일정시간 지연 시킨 후 출력하는 제 2 지연부와, 상기 제 2 지연부의 출력에 의해 리드 데이터를 출력하는 출력부, 상기 출력부를 모델링화 한 모델링 회로부의 출력값을 외부신호에 의해 동기되어 상기 제 2 지연부와 동일하게 전송 또는 차단하여 상기 위상 비교기로 피드-백 시키는 제 3 지연부로 구성됨을 특징으로 하는 클럭위상 조절 시스템.
  2. 제 1 항에 있어서, 상기 제 1 지연부는 신호를 지연 시키기 위한 제 1, 제 2 인버터와 외부신호에 의해 전송 또는 차단되는 제 1 트랜스퍼 게이트로 구성됨을 특징으로 하는 클럭위상 조절 시스템.
  3. 제 1 항에 있어서, 상기 제 2 지연부는 신호를 지연 시키기 위해 외부신호에 의해 전송 또는 차단되는 제 2 트랜스퍼 게이트와 제 3, 제 4 트랜스퍼 게이트로 구성됨을 특징으로 하는 클럭위상 조절 시스템.
  4. 제 1 항에 있어서, 상기 출력부 및 모델링 회로부는 위상조절 회로부의 출력값과 리드 데이터를 논리곱하고 반전하여 출력하는 제 1 NAND 게이트와, 위상조절 회로부의 출력값과 반전 리드 데이터를 논리곱하고 반전하여 출력하는 제 2 NAND 게이트와, 상기 제 1 NAND 게이트의 출력 또는 제 2 NAND 게이트의 출력신호를 전송하는 제 3, 제 4 트랜스퍼 게이트와, 상기 위상조절 회로부의 출력신호의 제 3, 제 4 트랜스퍼 게이트에 동기되어 인버터하는 제 6 인버터로 구성됨을 특징으로 하는 클럭위상 조절 시스템.
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