JP2882373B2

JP2882373B2 - シフトレジスタ回路

Info

Publication number: JP2882373B2
Application number: JP8190826A
Authority: JP
Inventors: 典弘榎本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-07-19
Filing date: 1996-07-19
Publication date: 1999-04-12
Anticipated expiration: 2016-07-19
Also published as: JPH1040692A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル論理回
路、特にシフトレジスタ回路に関する。

【０００２】

【従来の技術】図２（Ａ），（Ｂ）に従来の技術による
シフトレジスタ回路の一例を示す。図２（Ａ）は、レジ
スタ回路を３段に直列接続したシフトレジスタ回路を示
す回路図である。図２（Ｂ）は、図２（Ａ）に示すシフ
トレジスタ回路の動作を説明するためのタイミングチャ
ートである。

【０００３】図２（Ｂ）に示すような入力データＤＡＴ
Ａが印加された後、各段のレジスタ回路Ａ２１，Ｂ２
２，Ｃ２３を制御するためのクロック信号ＣＫが所定の
タイミングで変化したとする。このとき、クロック信号
ＣＫが変化した後、バッファ回路２４，２５，２６の出
力が変化する。

【０００４】レジスタ回路Ａ２１において、入力データ
ＤＡＴＡが印加されてからバッファ２４を介してクロッ
ク信号ＣＫが入力されるため、レジスタ回路Ａ２１の出
力は、入力データＤＡＴＡに応じて変化する。このと
き、レジスタ回路Ｂ２２，Ｃ２３においては、レジスタ
回路Ａ２１の出力が変化する前に、それぞれバッファ２
４，２５を介してクロック信号ＣＫが入力されるため、
レジスタ回路Ｂ２２は、レジスタ回路Ａ２１の１クロッ
ク前の出力データを、レジスタ回路Ｃ２３の出力は、レ
ジスタ回路Ｂ２２の１クロック前の出力データを取り込
み、本例ではデータが変化せず保持されることになる。

【０００５】続いてクロック信号ＣＫが入力されると、
同様の原理により、レジスタ回路Ａ２１の１クロック前
の出力データを取り込み、レジスタ回路Ｂ２２の出力が
変化する。このようにして、クロック信号ＣＫに同期し
て入力データＤＡＴＡを直列に接続したレジスタ回路の
後段へと伝えていく。

【０００６】しかし、実際の回路には、クロック信号配
線の配線容量やクロック信号の波形を整形するバッファ
回路の寄生容量等が付随する。この付随容量により、実
際にレジスタ回路のクロック信号入力端子に供給される
信号には、入力であるクロック信号に対してある程度の
遅れが発生する。

【０００７】また、シフトレジスタ回路のクロック信号
入力端子から各段のレジスタ回路のクロック信号入力端
子までの配線長が異なるため、各段のレジスタ回路に付
随する容量の大きさも異なる。したがって、各段のレジ
スタ回路の付随容量の大きさにより、クロック信号の遅
れにバラツキ（スキュー）が生じる。

【０００８】図３（Ａ），（Ｂ），（Ｃ）に基づいて、
従来の技術によるシフトレジスタ回路において、クロッ
ク信号にスキューが生じた場合を説明する。図３（Ａ）
は、付随容量を考慮したシフトレジスタ回路を概略的に
示す回路図である。なお、図中のＣＡ，ＣＢ，ＣＣは各
段のレジスタ回路のクロック入力端子の付随容量を示
す。ただし、スキューによる動作を説明するため、各段
のレジスタ回路の付随容量の大きさはＣＡ≠ＣＢ≠ＣＣ
とする。

【０００９】図３（Ｂ），（Ｃ）は、図３（Ａ）に示す
回路の動作を説明するためのタイミングチャートであ
る。なお、図中のＳＡ，ＳＢ，ＳＣは、各段のレジスタ
回路の付随容量ＣＡ，ＣＢ，ＣＣにより発生する遅延量
を示す。図３（Ｂ）は、付随容量がＣＡ＞ＣＢ＞ＣＣ
（ＳＡ＞ＳＢ＞ＳＣ）の場合のタイミングチャートを示
し、図３（Ｃ）は、付随容量がＣＡ＜ＣＢ＜ＣＣ（ＳＡ
＜ＳＢ＜ＳＣ）の場合のタイミングチャートを示す。

【００１０】まず、付随容量がＣＡ＞ＣＢ＞ＣＣ（ＳＡ
＞ＳＢ＞ＳＣ）の場合の回路の動作を、図３（Ｂ）によ
り説明する。図３（Ｂ）に示すように、入力データＤＡ
ＴＡが変化した後、各段のレジスタ回路を制御するため
のクロック信号ＣＫが、所定のタイミングで変化したと
する。このとき、各段のレジスタ回路に付随した容量Ｃ
Ａ，ＣＢ，ＣＣの大きさにより、バッファ回路３４，３
５，３６の出力は、クロック信号ＣＫに対してそれぞれ
ＳＡ，ＳＢ，ＳＣだけ遅れてクロック信号ＣＫと同様の
変化をする。

【００１１】この場合、レジスタ回路Ａ３１において、
入力データＤＡＴＡが印加されてからバッファ回路３４
を介したクロック信号ＣＫが変化するため、レジスタ回
路Ａ３１の出力ＱＡは、入力データＤＡＴＡ（ＤＡ）に
応じて変化する。また、レジスタ回路Ｂ３２において、
レジスタ回路Ａ３１の出力ＱＡが変化する前にバッファ
回路３５を介したクロック信号ＣＫが変化する。よっ
て、レジスタ回路Ｂ３２はクロック信号ＣＫが供給され
る以前の前段のレジスタ回路Ａ３１の出力データＱＡを
取り込むことができる。

【００１２】同様に、レジスタ回路Ｃ３３において、レ
ジスタ回路Ｂ３２の出力ＱＢが変化する以前にバッファ
回路３６を介したクロック信号ＣＫが変化する。よっ
て、レジスタ回路Ｃ３３は、クロック信号ＣＫが供給さ
れる以前の前段のレジスタ回路Ｂ３２の出力データを取
り込むことができる。

【００１３】したがって、複数段のレジスタ回路で構成
したシフトレジスタ回路において、各段のレジスタ回路
に付随した容量がＣＡ＞ＣＢ＞ＣＣの場合（ＳＡ＞ＳＢ
＞ＳＣ），クロック信号に同期してレジスタ回路Ａ３１
からレジスタ回路Ｃ３３まで入力データＤＡＴＡを伝え
ることができる。

【００１４】次に付随容量がＣＡ＜ＣＢ＜ＣＣ（ＳＡ＜
ＳＢ＜ＳＣ）の場合の回路の動作を図３（Ｃ）により説
明する。図３（Ｃ）に示すように、入力データＤＡＴＡ
が変化した後、各段のレジスタ回路を制御するためのク
ロック信号ＣＫが所定のタイミングで変化したとする。
このとき、各段のレジスタ回路に付随した容量ＣＡ，Ｃ
Ｂ，ＣＣの大きさにより、バッファ回路３４，３５，３
６の出力は、クロック信号ＣＫに対してそれぞれＳＡ，
ＳＢ，ＳＣだけ遅れてクロック信号ＣＫと同様の変化を
する。この場合、レジスタ回路Ａ３１において、入力デ
ータＤＡＴＡ（ＤＡ）が印加されてからバッファ回路３
４を介したクロック信号ＣＫが変化するため、レジスタ
回路Ａ３１の出力ＱＡは、入力データＤＡＴＡ（ＤＡ）
に応じて変化する。

【００１５】しかし、レジスタ回路Ｂ３２においては、
バッファ回路３５を介したクロック信号ＣＫが変化する
以前に前段のレジスタ回路Ａ３１の出力ＱＡが変化して
しまう。よって、レジスタ回路Ｂ３２は、クロック信号
ＣＫが供給される以前の前段のレジスタ回路Ａ３１の出
力データを正しく取り込むことができない。

【００１６】図３（Ｃ）に示すレジスタ回路Ｂ３２の出
力波形中のＥ３１で示した変化が、この誤動作である。
同様に、レジスタ回路Ｃ３３においても、バッファ回路
３６を介したクロック信号ＣＫが変化する以前にレジス
タ回路Ｂ３２の出力ＱＢが変化してしまう。よって、レ
ジスタ回路Ｃ３３は、クロック信号ＣＫが供給される以
前の前段のレジスタ回路Ｂ３２の出力データを正しく取
り込むことができない。

【００１７】図３（Ｃ）に示すレジスタ回路Ｃ３３の出
力波形中のＥ３２で示した変化が、この誤動作である。
したがって、複数段のレジスタ回路で構成したシフトレ
ジスタ回路において、各段のレジスタ回路に付随した容
量がＣＡ＜ＣＢ＜ＣＣの場合（ＳＡ＜ＳＢ＜ＳＣ）、入
力データＤＡＴＡはレジスタ回路Ａ３１からレジスタ回
路Ｃ３３まで突き抜け、誤動作を生じてしまう。

【００１８】以上説明したように、複数段のレジスタ回
路で構成したシフトレジスタ回路において、回路のレイ
アウト方法により前段のレジスタ回路のクロック信号に
対して後段のレジスタ回路のクロック信号が遅れた場
合、データの突き抜けが発生し、誤動作してしまう。

【００１９】上述したデータの突き抜けという誤動作を
防止するため、次のような対策が考えられている（特公
平３−１７１４９８号公報参照）。複数段のレジスタ回
路で構成したシフトレジスタ回路において、回路のレイ
アウト方法により前段のレジスタ回路のクロック信号に
対して後段のレジスタ回路のクロック信号が遅れた場
合、データの突き抜けが発生し、誤動作してしまう。

【００２０】このため、最終段以外のレジスタ回路は、
各々の段のためのクロック信号と、後段のためのクロッ
ク信号との両クロック信号を入力して、後段よりも該当
段（前段）のクロック入力信号が遅れるようにタイミン
グを調整することにより、データの突き抜けという誤動
作を防止する。

【００２１】具体的な対策例を図６（Ａ），（Ｂ）に示
す。図６（Ａ）は、対策例を説明するための回路図であ
る。図６（Ｂ）は、図６（Ａ）に示したシフトレジスタ
回路の動作を説明するためのタイミングチャートであ
る。

【００２２】まず、図６（Ａ）に示す回路の構成を説明
する。Ａ６１，Ｂ６２，Ｃ６３はレジスタ回路を示す。
６４，６５，６６はバッファ回路を示す。また、図７
（Ａ）は、図６（Ａ）に示すレジスタ回路の内部構成の
具体例を示す。図７（Ａ）で示すレジスタ回路Ａ７１，
Ｂ７２，Ｃ７３は、図６（Ａ）で示すレジスタ回路Ａ６
１，Ｂ６２，Ｃ６３の内部回路を示す。図７（Ｂ）は、
図６（Ａ）に示すレジスタ回路のクロック信号のタイミ
ングを調整する回路を示す。図７（Ｂ）で示す７４，７
５は、図６（Ａ）で示すレジスタＢ６２，Ｃ６３に対応
したクロック信号のタイミングを調整する回路の具体例
である。

【００２３】レジスタ回路Ａ６１のＡＣＫ入力端子には
バッファ回路６４を介した共通のクロック信号ＣＫを入
力し、ＡＢＣＫ（バー，反位）入力端子には、後段のレ
ジスタ回路Ｂ６２において作られたフィードバック信号
が入力される。このＡＢＣＫ（バー，反位）入力信号
は、該当段のレジスタ回路Ａ６１のＡＣＫ入力信号と、
後段のレジスタ回路Ｂ６２の共通クロック信号ＣＫのバ
ッファ回路６５の通過後であるＢＣＫ信号とを入力とす
る図７（Ｂ）で示す７４の出力から作られる。

【００２４】なお、ＡＣＫ入力信号は、図７（Ａ）に示
すレジスタＡ７１のマスタ段の制御信号であり、ＡＢＣ
Ｋ（バー，反位）入力信号は、図７（Ａ）に示すレジス
タＡ７１のスレープ段の制御信号である。

【００２５】レジスタ回路Ｂ６２のＢＣＫ入力端子に
は、共通のクロック信号ＣＫのバッファ回路６５通過後
の信号が入力し、ＢＣＣＫ（バー，反位）入力端子に
は、後段のレジスタ回路Ｃ６３において作られたフィー
ドバック信号が入力される。このＢＣＣＫ（バー，反
位）入力信号は、該当段のレジスタ回路Ｂ６２のＢＣＫ
入力信号と、後段のレジスタ回路Ｃ６３の共通クロック
信号ＣＫのバッファ回路６６通過後の信号であるＣＣＫ
信号とを入力とする図７（Ｂ）で示す７５の出力から作
られる。

【００２６】なお、ＢＣＫ入力信号は、図７（Ａ）に示
すレジスタ回路Ｂ７２のマスタ段の制御信号であり、Ｂ
ＣＣＫ（バー，反位）入力信号は、図７（Ａ）に示すレ
ジスタ回路Ｂ７２のスレープ段の制御信号である。

【００２７】レジスタ回路Ｃ６３のＣＣＫ入力端子に
は、共通クロック信号ＣＫがバッファ回路６６を介して
入力される。なお、レジスタ回路Ｃ６３においては、シ
フトレジスタ回路の最終段のレジスタ回路であるため、
図７（Ａ）で示すレジスタ回路Ｃ７３のマスタ段および
スレープ段は、ＣＣＫ入力信号のみで制御される。

【００２８】次に図６（Ｂ）により図６（Ａ）に示した
回路の動作を説明する。図６（Ｂ）に示すように、入力
データＤＡＴＡ（ＤＡ）が印加された後、各段のレジス
タ回路を制御するためのクロック信号ＣＫが所定のタイ
ミングで変化したとする。このとき、各段のレジスタ回
路に付随した容量ＣＡ，ＣＢ，ＣＣの大きさによりバッ
ファ回路６４，６５，６６の出力は、クロック信号ＣＫ
に対してそれぞれＳＡ，ＳＢ，ＳＣだけ遅れて変化す
る。

【００２９】なお、図６（Ａ）に示す付随容量は、誤動
作を発生しやすい条件ＣＡ＜ＣＢ＜ＣＣとし、図６
（Ｂ）に示すクロック信号ＣＫに対する遅延量をＳＡ＜
ＳＢ＜ＳＣとする。

【００３０】レジスタ回路Ａ６１は、共通クロック信号
ＣＫのバッファ回路６４通過後であるＡＣＫ入力信号と
後段のレジスタ回路Ｂ６２で作られたＡＢＣＫ（バー，
反位）入力信号で制御される。このＡＢＣＫ（バー，反
位）入力信号は、レジスタ回路Ａ６１に入力されるＡＣ
Ｋ入力信号と後段のレジスタ回路Ｂ６２の共通クロック
信号ＣＫのバッファ回路６５通過後であるＢＣＫ入力信
号とから作られる。

【００３１】また、レジスタ回路Ａ６１において、ＡＣ
Ｋ入力信号により、レジスタ内部回路Ａ７１のマスタ段
を制御し、ＡＢＣＫ（バー，反位）入力信号によりレジ
スタ内部回路Ａ７１のスレープ段を制御する。同様に、
レジスタ回路Ｂ６２において、ＢＣＫ入力信号によりレ
ジスタ内部回路Ｂ７２のマスタ段を制御する。

【００３２】よって、後段のレジスタ内部回路Ｂ７２の
マスタ段のクロック信号に対してレジスタ内部回路Ａ７
１のスレープ段のクロック信号は必ず遅れるため、後段
のレジスタ回路Ｂ６２はクロック信号ＣＫが供給される
以前のレジスタ回路Ａ６１の出力データＱＡを正しく取
り込むことができる。

【００３３】また、レジスタ回路Ｂ６２は、共通クロッ
ク信号ＣＫのバッファ回路６５通過後であるＢＣＫ入力
信号と後段のレジスタ回路Ｃ６３で作られたＢＣＣＫ
（バー，反位）入力信号とで制御される。このＢＣＣＫ
（バー，反位）入力信号は、レジスタ回路Ｂ６２に入力
されるＢＣＫ入力信号と後段のレジスタ回路Ｃ６３の共
通クロック信号ＣＫのバッファ回路６６通過後であるＣ
ＣＫ入力信号とから作られる。

【００３４】また、レジスタ回路Ｂ６２において、ＢＣ
Ｋ入力信号により、レジスタ内部回路Ｂ７２のマスタ段
を制御し、ＢＣＣＫ（バー，反位）入力信号によりレジ
スタ内部回路Ｂ７２のスレープ段を制御する。同様に、
レジスタ回路Ｃ６３において、ＣＣＫ入力信号によりレ
ジスタ回路Ｃ６３の内部回路Ｃ７３のマスタ段およびス
レープ段を制御する。

【００３５】よって、後段のレジスタ回路Ｃ６３のマス
タ段のクロック信号に対してレジスタ内部回路Ｂ７２の
スレープ段のクロック信号は必ず遅れるため、後段のレ
ジスタ回路Ｃ６３は、クロック信号ＣＫが供給される以
前のレジスタ回路Ｂ６２の出力データを正しく取り込む
ことができる。

【００３６】レジスタ回路Ｃ６３は、共通クロック信号
ＣＫのバッファ回路６６通過後であるＣＣＫ入力信号に
より、レジスタ回路Ｃ６３の内部回路Ｃ７３のマスタ段
およびスレープ段を制御する。

【００３７】したがって、対策例によるシフトレジスタ
回路は、各段のレジスタ回路に付随した容量により発生
するクロック信号のスキューに関わらず、後段のレジス
タ回路のクロック信号に対して前段のレジスタ回路のク
ロック信号が必ず遅れるようにタイミングを調整するこ
とができる。

【００３８】

【発明が解決しようとする課題】従来の技術による複数
段のレジスタ回路で構成したレフトレジスタ回路におい
て、前段のレジスタ回路のクロック信号に対して後段の
レジスタ回路のクロック信号が遅れた場合、データの突
き抜けという誤動作が発生してしまう。

【００３９】したがって、シフトレジスタ回路を設計す
る際、クロック信号のスキューによる誤動作を防止する
ために回路のレイアウト方法の自由度、特に、クロック
信号配線の引き回し等の自由度が著しく減少するという
課題がある。

【００４０】また、前述した対策例により上記の誤動作
を防止することができるが、レジスタ回路の制御クロッ
ク信号配線の接続が複雑であり、配線が引き回しにより
長くなってしまう。しかも、対策例では、各シフトレジ
スタ内部回路のマスタ段，スレープ段の制御が分かれて
いるため、普通のマスタスレープ式のレジスタ回路は使
用できず、回路設計の際、マスタ段，スレープ段を独立
で制御できるような特殊なレジスタ回路構成にする必要
がある。

【００４１】本発明の目的は、クロック信号のスキュー
によるデータの突き抜け誤動作が発生することを防止
し、レイアウト方法に依存しない構成が簡易なシフトレ
ジスタ回路を提供することにある。

【００４２】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係るシフトレジスタ回路は、複数段のレジ
スタ回路で構成したシフトレジスタ回路であって、タイ
ミング調整回路を有し、前記タイミング調整回路は、各
レジスタ回路のそれぞれに対応して設けられ、後段のレ
ジスタ回路のクロック信号に対して前段のレジスタ回路
のクロック信号を遅延させるタイミング調整を行うもの
であって、アンド回路からなり、前記アンド回路は、各
レジスタ回路に対応して設けられ、該アンド回路は、２
入力を有し、一方の入力には、前後段のレジスタ回路の
うち後段のレジスタ回路に供給されるクロック入力端子
信号が入力され、他方の入力には、共通のクロック信号
が入力され、その出力から各段のレジスタ回路のクロッ
ク入力端子に信号を供給するものである。

【００４３】

【００４４】また最終段のレジスタ回路のクロック入力
端子には、共通のクロック信号が直に入力されるもので
ある。

【００４５】

【発明の実施の形態】以下、本発明の実施形態を図によ
り説明する。図１は、本発明の一実施形態に係るシフト
レジスタ回路の基本的構成を示す原理図である。

【００４６】図において、本発明の一実施形態に係るシ
フトレジスタ回路は、直列接続した複数段のレジスタ回
路Ａ１１，Ｂ１２，Ｃ１３から構成されており、タイミ
ング調整回路を有している。

【００４７】タイミング調整回路は、各レジスタ回路Ａ
１１，Ｂ１２，Ｃ１３のそれぞれに対応して設けられ、
後段のレジスタ回路のクロック信号に対して前段のレジ
スタ回路のクロック信号を遅延させるタイミング調整を
行うものである。後段のレジスタ回路を例えば図１のＢ
１２とすると、前段のレジスタ回路は図１のＡ１２とな
る。図では、レジスタ回路を３段に直列接続したが、こ
れに限られるものではない。

【００４８】タイミング調整回路は具体的には、２入力
をもつアンド回路１４，１５からなり、アンド回路１
４，１５の一方の入力には、後段のレジスタ回路に供給
されるクロック入力端子信号が入力され、他方の入力に
は、共通のクロック信号ＣＫが入力され、その出力から
各段のレジスタ回路Ａ１１，Ｂ１２のクロック入力端子
に信号を供給するようにしたものである。また、最終段
のレジスタ回路Ｃ１３のクロック入力端子には、共通の
クロック信号ＣＫが直に入力される。

【００４９】以上の回路構成により、クロック信号ＣＫ
にスキューが発生しても、各レジスタ回路Ａ１１，Ｂ１
２の外部に設けたアンド回路１４，１５により、クロッ
ク信号のタイミングを調整する。したがって、クロック
信号のスキューにより生じるデータの突き抜け誤動作を
防止することができる。

【００５０】（実施例）次に本発明のシフトレジスタ回
路を具体化した実施例に基づいて説明する。

【００５１】図４（Ａ）は、本発明によるシフトレジス
タ回路のブロック図であり、図において、Ａ４１，Ｂ４
２，Ｃ４３はレジスタ回路である。また４４，４５は各
段のレジスタ回路に設けたアンド回路によるタイミング
調整回路である。４６，４７，４８はバッファ回路であ
る。

【００５２】レジスタ回路Ａ４１のＡＣＫ入力端子に
は、共通クロック信号ＣＫがバッファ回路４７を通過し
た信号と、後段のレジスタ回路Ｂ４２のＢＣＫ入力信号
であるアンド回路４５の出力信号とを入力としてアンド
回路４４の出力信号を作り供給する。

【００５３】またレジスタ回路Ｂ４２のＢＣＫ入力端子
には、共通クロック信号ＣＫがバッファ回路４８を通過
した信号と、後段のレジスタ回路Ｃ４３のＣＣＫ入力信
号であるバッファ回路４６の出力信号を入力としてアン
ド回路４５の出力信号を作り供給する。

【００５４】また最終段のレジスタ回路Ｃ４３のＣＣＫ
入力端子には、バッファ回路４６を介して共通クロック
信号ＣＫを入力する。

【００５５】また、図５に、図４（Ａ）に示したレジス
タ回路Ａ４１の内部回路の具体例を示すが、レジスタ回
路Ｂ４２，Ｃ４３についての同様の回路がとられてい
る。図４（Ｂ）は、図４（Ａ）に示すシフトレジスタ回
路の動作を説明するためのタイミングチャートである。

【００５６】図４（Ｂ）に示す用に入力データＤＡＴＡ
（ＤＡ）が印加された後、各段のレジスタ回路を制御す
るためのクロック信号ＣＫが所定のタイミングで変化し
たとする。このとき、各段のレジスタ回路に付随した容
量ＣＡ，ＣＢ，ＣＣの大きさにより、バッファ回路４
７，４８，４６の出力は、クロック信号ＣＫに対してそ
れぞれＳＡ，ＳＢ，ＳＣだけ遅れて変化する。なお、図
４（Ａ）に示す付随容量は誤動作を発生しやすい条件Ｃ
Ａ＜ＣＢ＜ＣＣとし、図４（Ｂ）に示すクロック信号Ｃ
Ｋに対する遅延量をＳＡ＜ＳＢ＜ＳＣとする。

【００５７】レジスタ回路Ａ４１は、クロック信号のタ
イミング調整回路であるアンド回路４４を介したＡＣＫ
入力信号により制御される。このＡＣＫ入力信号は、共
通クロック信号ＣＫのバッファ回路４７の通過信号と、
後段のレジスタ回路Ｂ４２のＢＣＫ入力信号であるアン
ド回路４５の出力信号とからアンド回路４４により作ら
れる。よって、後段のレジスタ回路Ｂ４２のクロック入
力信号ＢＣＫに対してレジスタ回路Ａ４１のクロック信
号ＡＣＫは必ず遅れるため、後段のレジスタ回路Ｂ４２
は、クロック信号ＣＫが供給される以前のレジスタ回路
Ａ４１の出力データを正しく取り込むことができる。

【００５８】また同様に、レジスタ回路Ｂ４２は、クロ
ック信号のタイミング調整回路であるアンド回路４５を
介したＢＣＫ入力信号により制御される。このＢＣＫ入
力信号は、共通クロック信号ＣＫのバッファ回路４８の
通過信号と、後段のレジスタ回路Ｃ４３の共通クロック
信号ＣＫのバッファ回路４６を介したＣＣＫ入力信号と
からアンド回路４５により作られる。よって、後段のレ
ジスタ回路Ｃ４３のクロック信号ＣＣＫに対してレジス
タ回路Ｂ４２のクロック入力信号ＢＣＫは必ず遅れるた
め、後段のレジスタ回路Ｃ４３は、クロック信号ＣＫが
供給される以前のレジスタ回路Ｂ４２の出力データを正
しく取り込むことができる。

【００５９】最終段のレジスタ回路Ｃ４３だけは、バッ
ファ回路４６を介したクロック信号により制御される。
したがって、実施例によるシフトレジスタ回路は、各段
のレジスタ回路に付随した容量により発生するクロック
信号のスキューに関わらず、後段のレジスタ回路のクロ
ック信号に対して前段のレジスタ回路のクロック信号が
必ず遅れるようにタイミングを調整することができる。

【００６０】

【発明の効果】以上説明したように本発明によれば、複
数のレジスタ回路が直列に接続されたシフトレジスタ回
路において、各段のレジスタ回路のクロック入力端子信
号をタイミング調整することにより、各段のレジスタ回
路のクロック信号のスキューによるデータの突き抜け誤
動作を防止することができる。

【００６１】よって、クロック配線の引き回し等の配慮
が不要となるため、シフトレジスタ回路のレイアウト設
計方法の制約が少なくなり、レイアウト設計の煩わしさ
から解放される。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るシフトレジスタ回路
の基本的構成を示す原理図である。

【図２】（Ａ）は、従来の技術によるシフトレジスタ回
路を示す回路図、（Ｂ）は、（Ａ）で示す回路の動作を
説明するためのタイミングチャートである。

【図３】（Ａ）は、レジスタ回路の付随容量を考慮した
従来の技術によるシフトレジスタ回路を示す回路図、
（Ｂ）は、（Ａ）で示す回路の各レジスタ回路の付随容
量がＣＡ＞ＣＢ＞ＣＣの場合の動作を説明するためのタ
イミングチャート、（Ｃ）は、（Ａ）で示す回路の各レ
ジスタ回路の付随容量がＣＡ＜ＣＢ＜ＣＣの場合の動作
を説明するためのタイミングチャートである。

【図４】（Ａ）は、本発明の一実施例に係るシフトレジ
スタ回路を示す回路図、（Ｂ）は、（Ａ）で示す回路の
動作を説明するタイミングチャートである。

【図５】図４（Ａ）で示すレジスタ回路の具体例を示す
回路図である。

【図６】（Ａ）は、従来の対策例によるシフトレジスタ
回路を示す回路図、（Ｂ）は、（Ａ）で示す回路の動作
を説明するためのタイミングチャートである。

【図７】（Ａ）は、図６（Ａ）に示すレジスタ回路の内
部回路を示す回路図、（Ｂ）は、図６（Ａ）に示すタイ
ミング調整回路の具体例を示す回路図である。

【符号の説明】

Ａ１１，Ｂ１２，Ｃ１３レジスタ回路１４，１５アンド回路ＡＣＫ，ＢＣＫ，ＣＣＫクロック信号入力端子ＣＫ共通クロック信号ＤＡＴＡ入力データＡ４１，Ｂ４２，Ｃ４３レジスタ回路４４，４５アンド回路４６，４７，４８バッファ回路ＤＡ，ＤＢ，ＤＣレジスタデータ入力端子ＱＡ，ＱＢ，ＱＣレジスタデータ出力端子ＡＣＫ，ＢＣＫ，ＣＣＫクロック信号入力端子ＣＡ，ＣＢ，ＣＣ付随容量ＣＫ共通クロック信号

Claims

(57)【特許請求の範囲】

【請求項１】複数段のレジスタ回路で構成したシフト
レジスタ回路であって、タイミング調整回路を有し、前記タイミング調整回路は、各レジスタ回路のそれぞれ
に対応して設けられ、後段のレジスタ回路のクロック信
号に対して前段のレジスタ回路のクロック信号を遅延さ
せるタイミング調整を行うものであって、アンド回路か
らなり、前記アンド回路は、各レジスタ回路に対応して設けら
れ、該アンド回路は、２入力を有し、一方の入力には、
前後段のレジスタ回路のうち後段のレジスタ回路に供給
されるクロック入力端子信号が入力され、他方の入力に
は、共通のクロック信号が入力され、その出力から各段
のレジスタ回路のクロック入力端子に信号を供給するも
のであることを特徴とするシフトレジスタ回路。
【請求項２】最終段のレジスタ回路のクロック入力端
子には、共通のクロック信号が直に入力されるものであ
ることを特徴とする請求項１に記載のシフトレジスタ回
路。