JPH01228317A - ディレイ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパイプライン処理装置を内蔵した半導体装置の
中のデイレイ回路に関する。

【従来の技術１ 従来のパイプライン処理装置を内蔵した半導体装置の中
のデイレイ回路は第３図に示されるように、インバータ
とキャパシタを組み合わせたものである。回路自体は簡
単な構成で出来る。

［発明が解決しようとする課題］ しかし従来の回路構成の問題点としては、フリップフロ
ップｌのクロック信号ＣＬＫ　１とフリップフロップ２
のクロック信号ＣＬＫ２のいそう差に合わせて、デイレ
イ部１７のデイレイ時間を調節しなければならず、素子
のバラツキ等により最適に合わせ込んで行くのが難しい
ことと、デイレイ時間としては数＋ｎｓが必要なため、
この時間を作るためには多くのインバータとキャパシタ
がいり、このことは半導体装置の中での面積を多く使用
しなければならないことにもつながり好ましくない、ま
たさらにインバータとキャパシタの組合せ回路は高速回
路に於てノイズに弱いため、実際に動作させたときのマ
ージンか減少することも問題である。

そこで本発明はこの様な問題点を解決するもので、その
目的とするところは、デイレイ時間の調整を不用にし、
かつ半導体装置の中に占める面積を減少させ、さらに高
速な回路上でのノイズにも強いデイレイ回路を提供する
ことにある。

［課題を解決するための手段１ 本発明の半導体装置は、パイプライン処理装置を内蔵す
る半導体装置に於て、第一の信号ラッチ手段及び該第一
のラッチ手段の第一のクロック手段、及び第一のラッチ
手段の出力を入力とする第二のラッチ手段及び該第二の
ラッチ手段の第二のクロック手段、及び第二のラッチ手
段の出力を入力とする第三のラッチ手段と第三のラッチ
手段の第三のクロック手段とからなり、第二のクロック
手段と第三のクロック手段の位相が逆相であることを特
徴とする。

〔作　用１ 本発明の上記の構成によれば、ステージｌのフリップフ
ロップＩとステージ２のフリップフロップ３の間に従来
技術で使用したインバータとキャパシタからなるデイレ
イ部の代わりにステージ２のフリップフロップ３のクロ
ック信号の逆相であるクロ・ンク入力を有するラッチ手
段２をいれることにより、フリップフロップ３のクロッ
ク信号に対して１／２クロツク分のマージンをとること
を特徴とする。

［実　施　例］ 第１図は本発明の実施例に於ける第２のラッチ手段にフ
リップフロップを使用した例の回路図である。第５図は
この回路の動作を説明するためのタイミングチャートで
ある。第２図はステージ数４の場合のパイプライン処理
装置の一般的な回路例である。本発明の説明を容易にす
るために第２図を用いてパイプライン処理の仕組みにつ
いて説明を加える。また第４図は第２図のタイミングチ
ャート図であり、この場合は従来例のタイミングを示し
ている。

複数ビットの入力信号へがステージｌに入力されるとき
に同時に入力Ａに対するコントロール信号もデイレイ列
に入力される。このコントロール信号は入力Ａが出力に
至るまでの処理の内容を各々のステージに伝える役目を
し、入力Ａとおなしタイミングでステージを移動してい
くが、自分自身は変化しない。各々のステージの処理は
クロックｌからクロック４までのクロック信号に同期し
て行なわれ、入力Ａはこのクロック信号にしたがって処
理されていき、最後に出力にいたる。

ステージにはデータ処理とブロックとフリップフロップ
などのラッチ手段から構成されており。

この例として従来例である第３図を示す６クロツク信号
ＣＬＫ　１の立ち上がりでフリップフロップ１３からデ
ータが出力し処理ブロック１８に入り、ｌクロック足す
クロックｌからクロック２までのデイレイ時間内にフリ
ップフロップ１４に大すクロ・ンク２の立ち上がりまで
にラッチされる。

第１図に於てラッチ２をいれることで、クロックｌの立
ち上がりでコントロール信号が出力され、ラッチ２のＤ
に入力される。ラッチ２はクロック２の立ち下がりで出
力し、フリップフロップ３に入力され、フリップフロッ
プ３はクロック２の立ち上がりで信号を出力する。この
ためにクロック２に於てｌ／２クロック分のマージンが
確保できる。

第６図は本発明の第二の実施例である。これは第１図の
ラッチ２の代わりにフリップフロップ４で置き換えたも
のであるが、第１図と同等の効果を発揮することが可能
である。

〔発明の効果１ 以上述べたように本発明によれば、第１のラッチ手段と
第３のラッチ手段の間に第３のラッチ手段のクロックと
は逆相のクロックをもつ第２のラッチ手段を挿入するこ
とでクロック２に対して１／２クロツクのマージンをう
ることにより、デイレイ回路の調整をなくし、かつ半導
体装置の中での面積を縮小でき、またスタティックな回
路構成のために高速回路のノイズにも強くなるという効
果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデイレイ回路図。 第２図はパイプライン処理装置のブロック図。 第３図は従来例に於けるデイレイ回路図。 第４図（ａ）〜（ｉ）は従来例のタイミングチャート図
。 第５図（ａ）〜（ｉ）は本発明のタイミングチャート図
。 第６図は本発明の第２の実施例を示すデイレイ回路図、 ｌ・・・フリップフロップ ２・・・ラッチ ３・・−フリップフロップ ４・・・フリップフロップ ５・・−ステージ１ ６・・・ステージ２ Ｔ・・−ステージ３ ８・−・ステージ４ ９・・・デイレイ回路ブロック １０・・・デイレイ回路ブロック Ｊｌ・・・デイレイ回路ブロック １２・−・デイレイ回路ブロック １３、！４．１５．１６ ・・・デイレイ回路 １７−−・従来例のデイレイ回路 １８・・・データ処理回路 以上 出願人　セイコーエプソン株式会社 犀１０ 試６ヱ 纂２図

Claims (1)

【特許請求の範囲】
1. パイプライン処理装置を内蔵する半導体装置に於て、第
   一の信号ラッチ手段及び該第一のラッチ手段の第一のク
   ロック手段、及び第一のラッチ手段の出力を入力とする
   第二のラッチ手段及び該第二のラッチ手段の第二のクロ
   ック手段、及び第二のラッチ手段の出力を入力とする第
   三のラッチ手段と第三のラッチ手段の第三のクロック手
   段とからなり、第二のクロック手段と第三のクロック手
   段の位相が逆相であることを特徴とするディレイ回路。