JPH053423A - 基準遅延発生装置及びこれを用いた電子装置 - Google Patents
基準遅延発生装置及びこれを用いた電子装置Info
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- JPH053423A JPH053423A JP3238421A JP23842191A JPH053423A JP H053423 A JPH053423 A JP H053423A JP 3238421 A JP3238421 A JP 3238421A JP 23842191 A JP23842191 A JP 23842191A JP H053423 A JPH053423 A JP H053423A
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Abstract
(57)【要約】
【目的】 非同期動作でき、高安定、高精度な遅延を与
えることができる基準遅延発生装置を提供することを目
的とする。 【構成】 縦続接続された可変遅延時間を有する複数の
遅延素子（Ｅ）を有し、基準クロック（ＥＣＫ）を受け
て、これを遅延させた遅延クロック（ＤＣＫ）を出力す
る遅延ユニットと、前記基準クロックと前記遅延クロッ
クとの位相差を検出し、この位相差を９０°の整数倍に
設定する制御信号を生成して前記複数の遅延素子に出力
する制御手段（ＰＤＤ，ＣＴ；ＰＬＬ）とを設けて構成
する。
えることができる基準遅延発生装置を提供することを目
的とする。 【構成】 縦続接続された可変遅延時間を有する複数の
遅延素子（Ｅ）を有し、基準クロック（ＥＣＫ）を受け
て、これを遅延させた遅延クロック（ＤＣＫ）を出力す
る遅延ユニットと、前記基準クロックと前記遅延クロッ
クとの位相差を検出し、この位相差を９０°の整数倍に
設定する制御信号を生成して前記複数の遅延素子に出力
する制御手段（ＰＤＤ，ＣＴ；ＰＬＬ）とを設けて構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、高精密なかつ安定化さ
れた基準遅延を発生する装置及びこれを用いた電子装置
に関する。
れた基準遅延を発生する装置及びこれを用いた電子装置
に関する。
【０００２】遅延回路は、信号間の位相合わせなどに広
い用途がある。遅延時間は、高速回路ほど、精密に決定
でき、電源電圧や温度によって変化しない安定なもので
あることが要求される。本発明はかかる遅延（ＤＥＬＡ
Ｙ）の発生回路に係るものである。
い用途がある。遅延時間は、高速回路ほど、精密に決定
でき、電源電圧や温度によって変化しない安定なもので
あることが要求される。本発明はかかる遅延（ＤＥＬＡ
Ｙ）の発生回路に係るものである。
【０００３】
【従来の技術】半導体装置において扱える量の中で比較
的安定したものとしては、バンドギャップリファレンス
回路による電圧と、水晶発振による周波数がある。どち
らも半導体の持つ温度依存性や電源電圧依存性の影響が
現れないようにしたもので、その利用価値が高い。後者
の水晶発振については、主に安定なクロックとしての応
用があるが、ＰＬＬ(Phase Locked Loop) の技術と組み
合わせて多くの周波数の信号をほとんど自由自在に合成
したり、本来安定度の悪いものの動作を水晶発振の精度
にロックして安定化したり、などと目ざましい開発がな
されている。
的安定したものとしては、バンドギャップリファレンス
回路による電圧と、水晶発振による周波数がある。どち
らも半導体の持つ温度依存性や電源電圧依存性の影響が
現れないようにしたもので、その利用価値が高い。後者
の水晶発振については、主に安定なクロックとしての応
用があるが、ＰＬＬ(Phase Locked Loop) の技術と組み
合わせて多くの周波数の信号をほとんど自由自在に合成
したり、本来安定度の悪いものの動作を水晶発振の精度
にロックして安定化したり、などと目ざましい開発がな
されている。
【０００４】この水晶発振やそれとＰＬＬの組合せで安
定なタイミングを得ることができる。例えばデジタル型
遅延回路の代表的なものにシフトレジスタがあるが、こ
のシフトクロックを水晶発振で得れば、高安定、高精度
の遅延時間が得られる。
定なタイミングを得ることができる。例えばデジタル型
遅延回路の代表的なものにシフトレジスタがあるが、こ
のシフトクロックを水晶発振で得れば、高安定、高精度
の遅延時間が得られる。
【０００５】
【発明が解決しようとする課題】水晶発振やそれとＰＬ
Ｌの組合せで遅延タイミングを得ることができるが、こ
れはクロックに同期した遅延である。つまり、例えばシ
フトレジスタのように、ある状態から他の状態へ変化す
るのは立上がり／立下りなどの所定のタイミングで、ク
ロック周期毎に行なわれ、クロックに同期していて自由
にならない。つまりイベントドリブン（event driven）
ではなく、同期動作しか実現できない。
Ｌの組合せで遅延タイミングを得ることができるが、こ
れはクロックに同期した遅延である。つまり、例えばシ
フトレジスタのように、ある状態から他の状態へ変化す
るのは立上がり／立下りなどの所定のタイミングで、ク
ロック周期毎に行なわれ、クロックに同期していて自由
にならない。つまりイベントドリブン（event driven）
ではなく、同期動作しか実現できない。
【０００６】本発明はかかる点を改善し、非同期動作で
き、高安定、高精度な遅延を与えることができる基準遅
延発生装置を提供することを目的とするものである。
き、高安定、高精度な遅延を与えることができる基準遅
延発生装置を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】図１に示すように本発明
では、電圧または電流によって制御される遅延ユニット
（以下ＶＣＤという）と、位相差検出回路ＰＤＤと、Ｖ
ＣＤへ制御信号ＶC を供給する制御回路ＣＴ（ここでは
チャージポンプ回路ＣＰとコンデンサＣ）とで基準遅延
発生装置を構成する。
では、電圧または電流によって制御される遅延ユニット
（以下ＶＣＤという）と、位相差検出回路ＰＤＤと、Ｖ
ＣＤへ制御信号ＶC を供給する制御回路ＣＴ（ここでは
チャージポンプ回路ＣＰとコンデンサＣ）とで基準遅延
発生装置を構成する。
【０００８】水晶発振器などで得られる高安定度、高精
度の外部クロックＥＣＫ，ＥＸＣＫをＶＣＤに供給す
る。
度の外部クロックＥＣＫ，ＥＸＣＫをＶＣＤに供給す
る。
【０００９】位相差検出回路ＰＤＤは該クロックＥＣ
Ｋ、ＥＸＣＫ（ＣＫ0，ＸＣＫ0 ）と、これをＶＣＤで
遅延させたクロックＤＣＫ、ＸＤＣＫを受け、これらの
位相差を示す信号ＵＰ，ＤＮを生じる。
Ｋ、ＥＸＣＫ（ＣＫ0，ＸＣＫ0 ）と、これをＶＣＤで
遅延させたクロックＤＣＫ、ＸＤＣＫを受け、これらの
位相差を示す信号ＵＰ，ＤＮを生じる。
【００１０】チャージポンプ回路ＣＰは該信号ＵＰ，Ｄ
Ｎを受けてコンデンサＣを充放電し、ＶＣＤの制御信号
ＶC を生じる。
Ｎを受けてコンデンサＣを充放電し、ＶＣＤの制御信号
ＶC を生じる。
【００１１】以上のように構成された基準遅延発生装置
は後述するように種々の制御に適用できる。例えば、図
１の遅延回路ＤＬＣを制御できる。遅延回路ＤＬＣはＶ
ＣＤの遅延素子Ｅ1 〜Ｅn と同じ遅延素子Ｅa〜Ｅm を
Ｍ個縦続接続して構成され、これらの遅延素子に前記制
御信号ＶC を受ける。
は後述するように種々の制御に適用できる。例えば、図
１の遅延回路ＤＬＣを制御できる。遅延回路ＤＬＣはＶ
ＣＤの遅延素子Ｅ1 〜Ｅn と同じ遅延素子Ｅa〜Ｅm を
Ｍ個縦続接続して構成され、これらの遅延素子に前記制
御信号ＶC を受ける。
【００１２】尚、図２に示すように、相補関係にある外
部クロックＥＣＫ，ＥＸＣＫに代えてシングルエンドの
外部クロックＥＣＫについても、同様に構成できる。
部クロックＥＣＫ，ＥＸＣＫに代えてシングルエンドの
外部クロックＥＣＫについても、同様に構成できる。
【００１３】
【作用】図１では、ＶＣＤ，ＰＤＤ，ＣＴがＰＬＬを構
成し、遅延クロックＤＣＫ，ＸＤＣＫが９０°の整数
倍、例えば１周期遅れで非遅延クロックＣＫ0，ＸＣＫ
0 と同相になるように、制御信号ＶC を従って各遅延素
子Ｅ1 〜Ｅn の遅延時間を変える。従って同相になった
状態では、入力クロックＥＣＫの周期をＴ，ＶＣＤの遅
延素子Ｅ1 ，Ｅ2 ，……の個数をＮ、各遅延素子の遅延
時間をτとすればＮ・τ＝Ｔ、従ってτ＝Ｔ／Ｎにな
る。Ｔは正確に一定であるから、τも正確に一定であ
る。周囲温度や電源電圧の変動などの影響を受けす、ロ
ット毎にバラつき、経年変化の影響も受けない。この制
御信号ＶC を遅延回路ＤＬＣの各遅延素子Ｅa ，Ｅb ，
……へ供給すれば、これらの遅延時間もτに自動調整さ
れ、Ｍ個あればＭ・τの遅延を入力信号Ｓinに与えるこ
とができる。入力信号Ｓinはクロックとは非同期でよ
い。
成し、遅延クロックＤＣＫ，ＸＤＣＫが９０°の整数
倍、例えば１周期遅れで非遅延クロックＣＫ0，ＸＣＫ
0 と同相になるように、制御信号ＶC を従って各遅延素
子Ｅ1 〜Ｅn の遅延時間を変える。従って同相になった
状態では、入力クロックＥＣＫの周期をＴ，ＶＣＤの遅
延素子Ｅ1 ，Ｅ2 ，……の個数をＮ、各遅延素子の遅延
時間をτとすればＮ・τ＝Ｔ、従ってτ＝Ｔ／Ｎにな
る。Ｔは正確に一定であるから、τも正確に一定であ
る。周囲温度や電源電圧の変動などの影響を受けす、ロ
ット毎にバラつき、経年変化の影響も受けない。この制
御信号ＶC を遅延回路ＤＬＣの各遅延素子Ｅa ，Ｅb ，
……へ供給すれば、これらの遅延時間もτに自動調整さ
れ、Ｍ個あればＭ・τの遅延を入力信号Ｓinに与えるこ
とができる。入力信号Ｓinはクロックとは非同期でよ
い。
【００１４】
【実施例】図１を詳述すると、電圧制御遅延ユニットＶ
ＣＤはＮ個の電圧制御で遅延時間が可変の遅延素子Ｅを
縦続接続してなる。水晶発振器などから得られる高精
度、高安定度の基準クロックＥＣＫとＥＸＣＫ（Ｘは反
転を示す）を、バッファＢＵＦを介してＶＣＤに加える
と、遅延クロックＤＣＦ（Ｄは遅延を示す）、ＸＤＣＫ
が得られる。Ｎ個の遅延素子Ｅの１素子の遅延時間をτ
とするとＶＣＤで加えられる遅延めＮ・τである。但
し、厳密には各素子の遅延時間は異なり、かつ電源電圧
や周囲温度で変動するから、上記Ｎ・τは概略値であ
る。位相差検出回路ＰＤＤへこの遅延クロックＤＣＫ，
ＸＤＣＫと、ＶＣＤを通さない従って遅延なしのクロッ
クＣＫ0 ，ＸＣＫ0 を加え、これらの位相差を求める。
ＣＤはＮ個の電圧制御で遅延時間が可変の遅延素子Ｅを
縦続接続してなる。水晶発振器などから得られる高精
度、高安定度の基準クロックＥＣＫとＥＸＣＫ（Ｘは反
転を示す）を、バッファＢＵＦを介してＶＣＤに加える
と、遅延クロックＤＣＦ（Ｄは遅延を示す）、ＸＤＣＫ
が得られる。Ｎ個の遅延素子Ｅの１素子の遅延時間をτ
とするとＶＣＤで加えられる遅延めＮ・τである。但
し、厳密には各素子の遅延時間は異なり、かつ電源電圧
や周囲温度で変動するから、上記Ｎ・τは概略値であ
る。位相差検出回路ＰＤＤへこの遅延クロックＤＣＫ，
ＸＤＣＫと、ＶＣＤを通さない従って遅延なしのクロッ
クＣＫ0 ，ＸＣＫ0 を加え、これらの位相差を求める。
【００１５】位相差検出回路ＰＤＤは遅延クロックＤＣ
Ｋ，ＸＤＣＫと無遅延クロックＣＫ 0 ，ＸＣＫ0 の位相
差を求め、遅延クロックの方が進んでいるとＶＣＤでの
遅延が大になるよにし、同相であると何もせず、無遅延
クロックの方が進んでいるとＶＣＤでの遅延が小になる
ようにする出力ＵＰ，ＤＮを生じる。チャージポンプ回
路ＣＰは信号ＵＰ，ＤＮに従ってキャパシタＣの充放電
を行ない、その電圧Ｖ C を増減させる。この電圧ＶC は
Ｎ個の遅延素子Ｅに加わり、上記遅延調整を行なう。
Ｋ，ＸＤＣＫと無遅延クロックＣＫ 0 ，ＸＣＫ0 の位相
差を求め、遅延クロックの方が進んでいるとＶＣＤでの
遅延が大になるよにし、同相であると何もせず、無遅延
クロックの方が進んでいるとＶＣＤでの遅延が小になる
ようにする出力ＵＰ，ＤＮを生じる。チャージポンプ回
路ＣＰは信号ＵＰ，ＤＮに従ってキャパシタＣの充放電
を行ない、その電圧Ｖ C を増減させる。この電圧ＶC は
Ｎ個の遅延素子Ｅに加わり、上記遅延調整を行なう。
【００１６】この結果、収束した状態では遅延クロック
と無遅延クロックは同相、但し１周期遅れ（複数周期遅
れでも同相になるが、ここでは１周期遅れに調整したと
して）になる。この状態では１素子当りの遅延時間τ
は、クロック周期をＴとすればτ＝Ｔ／Ｎであり、これ
はクロックＥＣＫ，ＥＸＣＫの精度により定まる非常に
高精度、高安定度なものである。なおここでもτの各素
子毎にバラつきは考慮せず、平均値で扱っている。
と無遅延クロックは同相、但し１周期遅れ（複数周期遅
れでも同相になるが、ここでは１周期遅れに調整したと
して）になる。この状態では１素子当りの遅延時間τ
は、クロック周期をＴとすればτ＝Ｔ／Ｎであり、これ
はクロックＥＣＫ，ＥＸＣＫの精度により定まる非常に
高精度、高安定度なものである。なおここでもτの各素
子毎にバラつきは考慮せず、平均値で扱っている。
【００１７】同様な遅延素子ＥをＭ個縦続接続し、これ
にもキャパシタ電圧ＶC を加える、つまりＶＣＤのＮ個
の遅延素子Ｅと同じ状態で動作させると、Ｍ個の各素子
Ｅの遅延時間は上記τになり、Ｍ個ではＭ・τになる。
従ってこの遅延回路ＤＬＣに入力信号Ｓinを加えるとＭ
・τだけ遅延した出力Ｓout が得られる。この遅延時間
Ｍ・τまたはＴ・Ｍ／ＮはＶＣＤ，ＰＤＤ，ＣＴが構成
するＰＬＬで安定化されたものであり、τ＝Ｔ．Ｎ単位
で可変の高精密なものである。また、イベントドリブン
であり、入出力ともクロック同期ではない。
にもキャパシタ電圧ＶC を加える、つまりＶＣＤのＮ個
の遅延素子Ｅと同じ状態で動作させると、Ｍ個の各素子
Ｅの遅延時間は上記τになり、Ｍ個ではＭ・τになる。
従ってこの遅延回路ＤＬＣに入力信号Ｓinを加えるとＭ
・τだけ遅延した出力Ｓout が得られる。この遅延時間
Ｍ・τまたはＴ・Ｍ／ＮはＶＣＤ，ＰＤＤ，ＣＴが構成
するＰＬＬで安定化されたものであり、τ＝Ｔ．Ｎ単位
で可変の高精密なものである。また、イベントドリブン
であり、入出力ともクロック同期ではない。
【００１８】図２に示す位相差検出回路ＰＤＤ、制御回
路ＣＴ，ＶＣＤの各遅延素子Ｅの構成例を図３に示す。
図２の構成が図１の構成より簡単なので、はじめに図２
の構成の詳細を説明する。同図において、位相差検出回
路ＰＤＤはアンドゲートＡＮＤ、オアゲートＯＲ、Ｄ形
フリップフロップＤＦＦ1 ，ＤＦＦ2 で構成され、チャ
ージポンプ回路はｐチャネルＭＯＳトランジスタＱ1 ，
ｎチャネルＭＯＳトランジスタＱ2 、抵抗Ｒ1 ，Ｒ2 、
キャパシタＣ1 ，Ｃ2 で構成される。また遅延素子Ｅは
ｐチャネルＭＯＳトランジスタＱ3 〜Ｑ5 ，ｎチャネル
ＭＯＳトランジスタＱ6 〜Ｑ8 で構成される。
路ＣＴ，ＶＣＤの各遅延素子Ｅの構成例を図３に示す。
図２の構成が図１の構成より簡単なので、はじめに図２
の構成の詳細を説明する。同図において、位相差検出回
路ＰＤＤはアンドゲートＡＮＤ、オアゲートＯＲ、Ｄ形
フリップフロップＤＦＦ1 ，ＤＦＦ2 で構成され、チャ
ージポンプ回路はｐチャネルＭＯＳトランジスタＱ1 ，
ｎチャネルＭＯＳトランジスタＱ2 、抵抗Ｒ1 ，Ｒ2 、
キャパシタＣ1 ，Ｃ2 で構成される。また遅延素子Ｅは
ｐチャネルＭＯＳトランジスタＱ3 〜Ｑ5 ，ｎチャネル
ＭＯＳトランジスタＱ6 〜Ｑ8 で構成される。
【００１９】図４の波形図を参照しながら動作を説明す
ると、（ａ）は遅延クロックＤＣＫが無遅延クロックＣ
Ｋ0 より進んでいる（１周期端末で遅れている）場合
で、このときのアンドゲートＡＮＤの出力ＣＫ0 ．ＤＣ
Ｋ、オアゲートＯＲの出力ＣＫ 0 ＋ＤＣＫの出力は図示
の如くなり、前者をＣＫ0 でＤＦＦ1 に、後者をＣＫ0
でＤＦＦ2 に取込むとその出力ＵＰ，ＤＮは図示の如く
共にＨレベルになる。
ると、（ａ）は遅延クロックＤＣＫが無遅延クロックＣ
Ｋ0 より進んでいる（１周期端末で遅れている）場合
で、このときのアンドゲートＡＮＤの出力ＣＫ0 ．ＤＣ
Ｋ、オアゲートＯＲの出力ＣＫ 0 ＋ＤＣＫの出力は図示
の如くなり、前者をＣＫ0 でＤＦＦ1 に、後者をＣＫ0
でＤＦＦ2 に取込むとその出力ＵＰ，ＤＮは図示の如く
共にＨレベルになる。
【００２０】図４（ｂ）のようにＣＫ0 とＤＣＫが同相
であるとアンド出力とオア出力は同じになり、ＵＰ出力
はＨ、ＤＮ出力はＬになる。また同図（ｃ）のようにＤ
ＣＫがＣＫ0 より遅れると、アンド出力、オア出力は図
示の如くなり、ＵＰ出力もＤＮ出力も共にＬになる。
であるとアンド出力とオア出力は同じになり、ＵＰ出力
はＨ、ＤＮ出力はＬになる。また同図（ｃ）のようにＤ
ＣＫがＣＫ0 より遅れると、アンド出力、オア出力は図
示の如くなり、ＵＰ出力もＤＮ出力も共にＬになる。
【００２１】この出力信号ＵＰ，ＤＮがチャージポンプ
回路ＣＰのトランジスタＱ1 ，Ｑ2 に加わると、上記
（ａ）ならＱ1 オフ、Ｑ2 オン、キャパシタＣ2 は放電
して電圧Ｖc は低下する。これは遅延素子Ｅi のトラン
ジスタＱ8 ，Ｑ7 の電流を減少させ、トランジスタＱ3
従ってＱ4 の電流も同様にし（これらはカレントミラー
を構成する）、遅延素子Ｅi の遅延時間（信号伝搬時
間）を大にする。
回路ＣＰのトランジスタＱ1 ，Ｑ2 に加わると、上記
（ａ）ならＱ1 オフ、Ｑ2 オン、キャパシタＣ2 は放電
して電圧Ｖc は低下する。これは遅延素子Ｅi のトラン
ジスタＱ8 ，Ｑ7 の電流を減少させ、トランジスタＱ3
従ってＱ4 の電流も同様にし（これらはカレントミラー
を構成する）、遅延素子Ｅi の遅延時間（信号伝搬時
間）を大にする。
【００２２】図４（ｂ）のように同相で、信号ＵＰが
Ｈ、ＤＮがＬであるとチャージポンプ回路ＣＰのトラン
ジスタＱ1 はオフ、Ｑ2 もオフで、制御回路ＣＴはハイ
インピーダンス状態となる。よって、キャパシタＣ1 ，
Ｃ2 の充放電はなく、電圧ＶC はホールド状態となる。
図４（ｃ）のようにＤＣＫが遅れてＵＰがＬ、ＤＮもＬ
であると、Ｑ1 オン、Ｑ2 オフになり、キャパシタＣ2
は充電されてＶC が上る。これはＱ8 ，Ｑ7 の電流を大
にし、Ｑ3 従ってＱ4 の電流も大にし、遅延素子Ｅの遅
延時間を小にする。
Ｈ、ＤＮがＬであるとチャージポンプ回路ＣＰのトラン
ジスタＱ1 はオフ、Ｑ2 もオフで、制御回路ＣＴはハイ
インピーダンス状態となる。よって、キャパシタＣ1 ，
Ｃ2 の充放電はなく、電圧ＶC はホールド状態となる。
図４（ｃ）のようにＤＣＫが遅れてＵＰがＬ、ＤＮもＬ
であると、Ｑ1 オン、Ｑ2 オフになり、キャパシタＣ2
は充電されてＶC が上る。これはＱ8 ，Ｑ7 の電流を大
にし、Ｑ3 従ってＱ4 の電流も大にし、遅延素子Ｅの遅
延時間を小にする。
【００２３】図５は図１の構成の詳細な回路図である。
図示するように、位相差検出回路ＰＤＤは２つのオアゲ
ートＯＲ１，ＯＲ２及び２つのＤ型フリップフロップＤ
ＦＦ３，ＤＦＦ４を有する。制御回路ＣＴはバイポーラ
トランジスタＱ11〜Ｑ20抵抗Ｒ11〜Ｒ16及びキャパシタ
Ｃ１１，Ｃ１２を有する。図１のキャパシタＣは、トラ
ンジスタＱ２０のエミッタと低電位側電源ラインとの間
に接続されている。ＶＣＤの各遅延素子Ｅは、バイポー
ラトランジスタＱ２１〜Ｑ２５と抵抗Ｒ１７〜Ｒ１９を
有する。
図示するように、位相差検出回路ＰＤＤは２つのオアゲ
ートＯＲ１，ＯＲ２及び２つのＤ型フリップフロップＤ
ＦＦ３，ＤＦＦ４を有する。制御回路ＣＴはバイポーラ
トランジスタＱ11〜Ｑ20抵抗Ｒ11〜Ｒ16及びキャパシタ
Ｃ１１，Ｃ１２を有する。図１のキャパシタＣは、トラ
ンジスタＱ２０のエミッタと低電位側電源ラインとの間
に接続されている。ＶＣＤの各遅延素子Ｅは、バイポー
ラトランジスタＱ２１〜Ｑ２５と抵抗Ｒ１７〜Ｒ１９を
有する。
【００２４】図６は、図５の回路の動作を示す波形図で
ある。基準電圧ＶＲ１がトランジスタＱ１４のベースに
与えられるので、基準電流がトランジスタＱ14、抵抗Ｒ
１３及びトランジスタＱ１６に流れる。そして、トラン
ジスタＱ１６，Ｑ１７及びＱ１２がカレントミラー回路
を構成するので、基準電流と同じ電流がトランジスタＱ
１１、抵抗Ｒ１１及びトランジスタＱ１２、又はトラン
ジスタＱ１５、抵抗Ｒ１６及びトランジスタＱ１７のい
ずれかを流れる。この結果、検出信号ＵＰをＤＮはいず
れもレベルシフトし、トランジスタＱ１９とＱ１３のベ
ースにそれぞれ現われる。トランジスタＱ１３はシフト
された検出信号ＤＮを反転して、トランジスタＱ１８を
駆動する。
ある。基準電圧ＶＲ１がトランジスタＱ１４のベースに
与えられるので、基準電流がトランジスタＱ14、抵抗Ｒ
１３及びトランジスタＱ１６に流れる。そして、トラン
ジスタＱ１６，Ｑ１７及びＱ１２がカレントミラー回路
を構成するので、基準電流と同じ電流がトランジスタＱ
１１、抵抗Ｒ１１及びトランジスタＱ１２、又はトラン
ジスタＱ１５、抵抗Ｒ１６及びトランジスタＱ１７のい
ずれかを流れる。この結果、検出信号ＵＰをＤＮはいず
れもレベルシフトし、トランジスタＱ１９とＱ１３のベ
ースにそれぞれ現われる。トランジスタＱ１３はシフト
された検出信号ＤＮを反転して、トランジスタＱ１８を
駆動する。
【００２５】図６（ａ）は、遅延クロックＤＣＫの位相
が非遅延クロックＣＫＯの位相より進んでいる場合を示
す。この場合、オアゲートＯＲ１とＯＲ２の出力信号は
それぞれ図６（ａ）に示すとおりである。このとき、検
出信号ＵＰとＤＮといずれもＬである。この場合、トラ
ンジスタＱ１８はオンでトランジスタＱ１９はオフであ
る。
が非遅延クロックＣＫＯの位相より進んでいる場合を示
す。この場合、オアゲートＯＲ１とＯＲ２の出力信号は
それぞれ図６（ａ）に示すとおりである。このとき、検
出信号ＵＰとＤＮといずれもＬである。この場合、トラ
ンジスタＱ１８はオンでトランジスタＱ１９はオフであ
る。
【００２６】よって、トランジスタＱ２０は次第に導通
状態となり、キャパシタＣは充電される。この結果、制
御電圧ＶC は増大し、トランジスタＱ２５のコレクタ電
流は増大する。この結果、遅延素子Ｅの遅延時間は減少
する。
状態となり、キャパシタＣは充電される。この結果、制
御電圧ＶC は増大し、トランジスタＱ２５のコレクタ電
流は増大する。この結果、遅延素子Ｅの遅延時間は減少
する。
【００２７】図６（ｂ）は、遅延クロックと非遅延クロ
ックＣＫＯが同相の波形図である。図示のように、検出
信号ＵＰとＤＮはそれぞれＬとＨのレベルにある。よっ
て、トランジスタＱ１３はオンである。このとき、トラ
ンジスタＱ１８とＱ１９はオフである。従って、トラン
ジスタＱ２０のベースはハイインピーダンス状態とな
り、制御電圧ＶC はホールドされる。
ックＣＫＯが同相の波形図である。図示のように、検出
信号ＵＰとＤＮはそれぞれＬとＨのレベルにある。よっ
て、トランジスタＱ１３はオンである。このとき、トラ
ンジスタＱ１８とＱ１９はオフである。従って、トラン
ジスタＱ２０のベースはハイインピーダンス状態とな
り、制御電圧ＶC はホールドされる。
【００２８】図６（ｃ）は、非遅延クロックＣＫＯの位
相が遅延クロックＤＣＫの位相より進んでいる場合を示
す。このとき、検出信号ＵＰとＤＮはいずれもＨであ
る。従って、トランジスタＱ１８はオフでトランジスタ
Ｑ１９はオンとなる。これにより、トランジスタＱ２０
はオフでキャパシタＣは放電する。この結果、制御電圧
ＶC は減少し、遅延素子Ｅの遅延量は増大する。
相が遅延クロックＤＣＫの位相より進んでいる場合を示
す。このとき、検出信号ＵＰとＤＮはいずれもＨであ
る。従って、トランジスタＱ１８はオフでトランジスタ
Ｑ１９はオンとなる。これにより、トランジスタＱ２０
はオフでキャパシタＣは放電する。この結果、制御電圧
ＶC は減少し、遅延素子Ｅの遅延量は増大する。
【００２９】図７は前述した図に示されている制御回路
ＣＴの変形例のブロック図である。図示するように、制
御回路ＣＴはアップ／ダウンカウンタＵＤＣ、ドライバ
ＤＶ及びＤ／Ａ変換器ＤＡＣを有する。アップ／ダウン
カウンタＵＤＣは、検出信号ＵＰとＤＮの組合せに応じ
た３つのモードを有する。第１のモードはアップカウン
トモードで、第２のモードはダウンカウントモードで、
第３のモードは休止モードである。アップ／ダウンカウ
ンタＵＤＣは、キャパシタＣからのアナログ制御電圧Ｖ
C に相当するディジタル値を出力する。このディジタル
値は、バッファとして機能するドライバＤＶを介してＤ
／Ａ変換器ＤＡＣに入力する。Ｄ／Ａ変換器ＤＡＣは、
受取ったディジタル値をアナログ制御電圧ＶC に変換す
る。このアナログ制御電圧ＶC はＶＣＤと遅延回路ＤＬ
Ｃに与えられる。尚、他の構成のＰＬＬを用いることも
できる。
ＣＴの変形例のブロック図である。図示するように、制
御回路ＣＴはアップ／ダウンカウンタＵＤＣ、ドライバ
ＤＶ及びＤ／Ａ変換器ＤＡＣを有する。アップ／ダウン
カウンタＵＤＣは、検出信号ＵＰとＤＮの組合せに応じ
た３つのモードを有する。第１のモードはアップカウン
トモードで、第２のモードはダウンカウントモードで、
第３のモードは休止モードである。アップ／ダウンカウ
ンタＵＤＣは、キャパシタＣからのアナログ制御電圧Ｖ
C に相当するディジタル値を出力する。このディジタル
値は、バッファとして機能するドライバＤＶを介してＤ
／Ａ変換器ＤＡＣに入力する。Ｄ／Ａ変換器ＤＡＣは、
受取ったディジタル値をアナログ制御電圧ＶC に変換す
る。このアナログ制御電圧ＶC はＶＣＤと遅延回路ＤＬ
Ｃに与えられる。尚、他の構成のＰＬＬを用いることも
できる。
【００３０】図８は、本発明の第２の実施例を示すブロ
ック図である。図示するように、第１の基準遅延発生装
置ＲＤＧ１、第２の基準遅延発生装置ＲＤＧ２、Ｄ／Ａ
変換器ＤＡＣ２，、コントローラＣＴＬ、メモリＭＥＭ
及び前述の遅延回路ＤＬＣを有する。遅延回路ＤＬＣ
は、第１又は第２の基準遅延発生装置ＲＤＧ１又はＲＤ
Ｇ２で制御される。第１の基準遅延発生装置ＲＤＧ１は
図１のものと同様に構成されている。すなわち、第１の
基準遅延発生装置ＲＤＧ１はＶＣＤ、位相差検出回路Ｐ
ＤＤ、アップ／ダウンカウンタＵＤＣ、ドライバＤＶ、
及びＤ／Ａ変換器（図８ではＤＡＣ１）を有する。ＶＣ
ＤはＮ１個の遅延素子Ｅを有する。Ｄ／Ａ変換器ＤＡＣ
１は制御電圧Ｖc １を生成する。
ック図である。図示するように、第１の基準遅延発生装
置ＲＤＧ１、第２の基準遅延発生装置ＲＤＧ２、Ｄ／Ａ
変換器ＤＡＣ２，、コントローラＣＴＬ、メモリＭＥＭ
及び前述の遅延回路ＤＬＣを有する。遅延回路ＤＬＣ
は、第１又は第２の基準遅延発生装置ＲＤＧ１又はＲＤ
Ｇ２で制御される。第１の基準遅延発生装置ＲＤＧ１は
図１のものと同様に構成されている。すなわち、第１の
基準遅延発生装置ＲＤＧ１はＶＣＤ、位相差検出回路Ｐ
ＤＤ、アップ／ダウンカウンタＵＤＣ、ドライバＤＶ、
及びＤ／Ａ変換器（図８ではＤＡＣ１）を有する。ＶＣ
ＤはＮ１個の遅延素子Ｅを有する。Ｄ／Ａ変換器ＤＡＣ
１は制御電圧Ｖc １を生成する。
【００３１】第２の基準遅延発生装置ＲＤＧ２は、第１
の基準遅延発生装置ＲＤＧ１と同様に構成されている。
第２の基準遅延発生装置ＲＤＧ２の遅延ユニットＶＣＤ
はＮ２個の遅延素子Ｅを有し、Ｄ／Ａ変換器は制御電圧
Ｖc ２を生成する。
の基準遅延発生装置ＲＤＧ１と同様に構成されている。
第２の基準遅延発生装置ＲＤＧ２の遅延ユニットＶＣＤ
はＮ２個の遅延素子Ｅを有し、Ｄ／Ａ変換器は制御電圧
Ｖc ２を生成する。
【００３２】第１の基準遅延発生装置ＲＤＧ１のアップ
／ダウンカウンタＵＤＣの出力カウント値は、ドライバ
ＤＶを介してＤ／Ａ変換器ＤＡＣ２に入力される。同様
に、第２の基準遅延発生装置ＲＤＧ２のアップ／ダウン
カウンタ（図示せず）の出力カウント値は、ドライバ
（図示せず）を介してＤ／Ａ変換器ＤＡＣ２に与えられ
る。コントローラＣＴＬは基準遅延発生装置ＲＤＧ１及
びＲＤＧ２並びにメモリＭＥＭを相互に接続するバスを
制御して、これらのうちの１つを選択してそのカウント
値をＤ／Ａ変換器ＤＡＣ２に与える。Ｄ／Ａ変換器ＤＡ
Ｃ２は対応するアナログ制御信号をＭ個の各遅延素子Ｅ
に出力する。
／ダウンカウンタＵＤＣの出力カウント値は、ドライバ
ＤＶを介してＤ／Ａ変換器ＤＡＣ２に入力される。同様
に、第２の基準遅延発生装置ＲＤＧ２のアップ／ダウン
カウンタ（図示せず）の出力カウント値は、ドライバ
（図示せず）を介してＤ／Ａ変換器ＤＡＣ２に与えられ
る。コントローラＣＴＬは基準遅延発生装置ＲＤＧ１及
びＲＤＧ２並びにメモリＭＥＭを相互に接続するバスを
制御して、これらのうちの１つを選択してそのカウント
値をＤ／Ａ変換器ＤＡＣ２に与える。Ｄ／Ａ変換器ＤＡ
Ｃ２は対応するアナログ制御信号をＭ個の各遅延素子Ｅ
に出力する。
【００３３】第１の基準遅延発生装置ＲＤＧ１の各遅延
素子Ｅは遅延時間τ１をもつように制御され、第２の基
準遅延発生装置ＲＤＧ２の各遅延素子Ｅは遅延時間τ２
をもつように制御される。コントローラＣＴＬがＲＤＧ
１を選択したとき、遅延回路ＤＬＣはＭτ１の遅延時間
を有する。他方、コントローラＣＴＬがＲＤＧ２を選択
したとき、遅延回路ＤＬＣはＭτ２の遅延時間を有す
る。
素子Ｅは遅延時間τ１をもつように制御され、第２の基
準遅延発生装置ＲＤＧ２の各遅延素子Ｅは遅延時間τ２
をもつように制御される。コントローラＣＴＬがＲＤＧ
１を選択したとき、遅延回路ＤＬＣはＭτ１の遅延時間
を有する。他方、コントローラＣＴＬがＲＤＧ２を選択
したとき、遅延回路ＤＬＣはＭτ２の遅延時間を有す
る。
【００３４】コントローラＣＴＬのバス制御のもとで、
基準遅延発生装置ＲＤＧ１とＲＤＧ２からのディジタル
カウント値をメモリＭＥＭに記憶させておくことができ
る。また、コントローラＣＴＬのバス制御のものとで、
外部装置が生成したディジタル値をメモリＭＥＭに記憶
させておくこともできる。
基準遅延発生装置ＲＤＧ１とＲＤＧ２からのディジタル
カウント値をメモリＭＥＭに記憶させておくことができ
る。また、コントローラＣＴＬのバス制御のものとで、
外部装置が生成したディジタル値をメモリＭＥＭに記憶
させておくこともできる。
【００３５】図７又は図８に示すディジタル化された制
御回路ＣＴは、図１又は図２のアナログ制御回路ＣＴよ
りも優れている。制御回路ＣＴとＶＣＤとの間の信号
線、及び制御回路ＣＴと遅延回路ＤＬＣとの間の信号線
はそれぞれ、制御電圧ＶC の不必要な変動を防止するた
めに、寄生容量を持つように形成されている。従って、
制御電圧ＶC を迅速に切替えるのは多少困難である。他
方、ディジタル化された制御回路ＣＴにはこのような問
題がない。
御回路ＣＴは、図１又は図２のアナログ制御回路ＣＴよ
りも優れている。制御回路ＣＴとＶＣＤとの間の信号
線、及び制御回路ＣＴと遅延回路ＤＬＣとの間の信号線
はそれぞれ、制御電圧ＶC の不必要な変動を防止するた
めに、寄生容量を持つように形成されている。従って、
制御電圧ＶC を迅速に切替えるのは多少困難である。他
方、ディジタル化された制御回路ＣＴにはこのような問
題がない。
【００３６】図９は、３つの基準遅延発生装置ＲＤＧ
１，ＲＤＧ２及びＲＤＧ３を用いて３つの異なる制御信
号を生成する構成を示すブロック図である。この構成は
５つの電圧制御遅延ユニットＶＣＤ１〜ＶＣＤ５と、３
つのＰＬＬ回路ＰＬＬ１〜ＰＬＬ３と、２つのＤ／Ａ変
換器ＤＡＣ２，ＤＡＣ３と、セレクタＳＥＬとを有す
る。各ＰＬＬ回路ＰＬＬ１〜ＰＬＬ３は、位相差検出回
路ＰＤＤ、アップ／ダウンカウンタＵＤＣ、ドライバＤ
Ｖ及びＤ／Ａ変換器ＤＡＣを有する。ＰＬＬ回路ＰＬＬ
２に関係するＶＣＤ２とＶＣＤ３は、縦続接続されてい
る。同様に、ＰＬＬ回路ＰＬＬ３に関係するＶＣＤ４と
ＶＣＤ５は縦続接続されている。図９に示すように、Ｖ
ＣＤ１〜ＶＣＤ５はぞれぞれＮ１〜Ｎ５個の遅延素子Ｅ
を有している。外部相補クロックＥＣＫとＥＸＣＫはＶ
ＣＤ１，ＶＣＤ２及びＶＣＤ４に入力する。ＰＬＬ回路
ＰＬＬ１は、ＶＣＤ１からクロックＤＣＫとＸＤＣＫを
受取る。ＰＬＬ回路ＰＬＬ２は、ＶＣＤ３からクロック
ＤＣＫとＸＤＣＫを受取る。ＰＬＬ回路ＰＬＬ３は、Ｖ
ＣＤ５からクロックＤＣＫとＸＤＣＫを受取る。
１，ＲＤＧ２及びＲＤＧ３を用いて３つの異なる制御信
号を生成する構成を示すブロック図である。この構成は
５つの電圧制御遅延ユニットＶＣＤ１〜ＶＣＤ５と、３
つのＰＬＬ回路ＰＬＬ１〜ＰＬＬ３と、２つのＤ／Ａ変
換器ＤＡＣ２，ＤＡＣ３と、セレクタＳＥＬとを有す
る。各ＰＬＬ回路ＰＬＬ１〜ＰＬＬ３は、位相差検出回
路ＰＤＤ、アップ／ダウンカウンタＵＤＣ、ドライバＤ
Ｖ及びＤ／Ａ変換器ＤＡＣを有する。ＰＬＬ回路ＰＬＬ
２に関係するＶＣＤ２とＶＣＤ３は、縦続接続されてい
る。同様に、ＰＬＬ回路ＰＬＬ３に関係するＶＣＤ４と
ＶＣＤ５は縦続接続されている。図９に示すように、Ｖ
ＣＤ１〜ＶＣＤ５はぞれぞれＮ１〜Ｎ５個の遅延素子Ｅ
を有している。外部相補クロックＥＣＫとＥＸＣＫはＶ
ＣＤ１，ＶＣＤ２及びＶＣＤ４に入力する。ＰＬＬ回路
ＰＬＬ１は、ＶＣＤ１からクロックＤＣＫとＸＤＣＫを
受取る。ＰＬＬ回路ＰＬＬ２は、ＶＣＤ３からクロック
ＤＣＫとＸＤＣＫを受取る。ＰＬＬ回路ＰＬＬ３は、Ｖ
ＣＤ５からクロックＤＣＫとＸＤＣＫを受取る。
【００３７】ＰＬＬ回路ＰＬＬ１はＶＣＤ１に、各遅延
素子Ｅの遅延時間τ１を決定する制御電圧ＶC １を出力
し、またディジタルカウント値Ａ／Ｄｏｕｔ１をＤ／Ａ
変換器ＤＡＣ２に出力する。ＰＬＬ回路ＰＬＬ２はＶＣ
Ｄ３に、各遅延素子Ｅの遅延時間τ２を決定する制御電
圧Ｖc ２を出力し、また、Ｄ／Ａ変換器ＤＡＣ３にディ
ジタルカウント値Ａ／Ｄｏｕｔ２を出力する。ＰＬＬ回
路ＰＬＬ３はＶＣＤ５に、各遅延素子Ｅの遅延時間τ３
を決定する制御電圧ＶC ３を出力する。また、ＰＬＬ回
路ＰＬＬ３は図９の構成では用いられていないディジタ
ルカウント値Ａ／Ｄｏｕｔ３を出力する。セレクタコＳ
ＥＬは、ＤＡＣ２からの制御電圧ＶC ２とＤＡＣ３から
の制御電圧ＶC ３のいずれか一方を、図８に示すコント
ローラＣＴＬのような回路からの選択信号に従い、選択
する。
素子Ｅの遅延時間τ１を決定する制御電圧ＶC １を出力
し、またディジタルカウント値Ａ／Ｄｏｕｔ１をＤ／Ａ
変換器ＤＡＣ２に出力する。ＰＬＬ回路ＰＬＬ２はＶＣ
Ｄ３に、各遅延素子Ｅの遅延時間τ２を決定する制御電
圧Ｖc ２を出力し、また、Ｄ／Ａ変換器ＤＡＣ３にディ
ジタルカウント値Ａ／Ｄｏｕｔ２を出力する。ＰＬＬ回
路ＰＬＬ３はＶＣＤ５に、各遅延素子Ｅの遅延時間τ３
を決定する制御電圧ＶC ３を出力する。また、ＰＬＬ回
路ＰＬＬ３は図９の構成では用いられていないディジタ
ルカウント値Ａ／Ｄｏｕｔ３を出力する。セレクタコＳ
ＥＬは、ＤＡＣ２からの制御電圧ＶC ２とＤＡＣ３から
の制御電圧ＶC ３のいずれか一方を、図８に示すコント
ローラＣＴＬのような回路からの選択信号に従い、選択
する。
【００３８】Ｄ／Ａ変換器ＤＡＣ２とＤＡＣ３を削除す
ることもできる。この場合は、アナログ制御信号ＶC １
とＶC ２が直接、ＰＬＬ回路ＰＬＬ１とＰＬＬ２とから
セレクタＳＥＬに与えられる。
ることもできる。この場合は、アナログ制御信号ＶC １
とＶC ２が直接、ＰＬＬ回路ＰＬＬ１とＰＬＬ２とから
セレクタＳＥＬに与えられる。
【００３９】ＶＣＤ１はＮ１τ１の遅延時間を有し、Ｖ
ＣＤ２とＶＣＤ３とから成る遅延ユニットはＮ２τ１＋
Ｎ３τ２の遅延時間を有する。更に、ＶＣＤ４とＶＣＤ
５とから成る遅延ユニットは、セレクタＳＥＬがＤＡＣ
３を選択した場合、Ｎ４τ２＋Ｎ５τ３の遅延時間を有
する。
ＣＤ２とＶＣＤ３とから成る遅延ユニットはＮ２τ１＋
Ｎ３τ２の遅延時間を有する。更に、ＶＣＤ４とＶＣＤ
５とから成る遅延ユニットは、セレクタＳＥＬがＤＡＣ
３を選択した場合、Ｎ４τ２＋Ｎ５τ３の遅延時間を有
する。
【００４０】Ｎ１＝２０で外部クロックＥＣＫ（ＥＸＣ
Ｋ）が５００ＭＨｚのとき、τ１＝１００ｐｓである。
Ｎ２＝９でＮ３＝１０のときは９×１００＋１０τ２＝
２０００で、τ２＝１１０ｐｓである。Ｎ４＝Ｎ５＝１
０で遅延時間τ２が選択された場合、１０×１１０＋１
００τ３＝２０００で、τ３＝９９ｐｓである。
Ｋ）が５００ＭＨｚのとき、τ１＝１００ｐｓである。
Ｎ２＝９でＮ３＝１０のときは９×１００＋１０τ２＝
２０００で、τ２＝１１０ｐｓである。Ｎ４＝Ｎ５＝１
０で遅延時間τ２が選択された場合、１０×１１０＋１
００τ３＝２０００で、τ３＝９９ｐｓである。
【００４１】図９のＶＣＤ４を図１０の（ａ）に示す構
成とすることもできる。ＶＣＤ４の遅延素子Ｅは２つの
グループに分けられている。一方のグループはＤ／Ａ変
換器ＤＡＣ２からの制御電圧ＶC １を受取り、他方のグ
ループはＤ／Ａ変換器ＤＡＣ３からの制御電圧ＶC ２を
受取る。Ｎ４＝Ｎ５＝１０の場合、種々の遅延時間τ３
が次のとおり得られる。
成とすることもできる。ＶＣＤ４の遅延素子Ｅは２つの
グループに分けられている。一方のグループはＤ／Ａ変
換器ＤＡＣ２からの制御電圧ＶC １を受取り、他方のグ
ループはＤ／Ａ変換器ＤＡＣ３からの制御電圧ＶC ２を
受取る。Ｎ４＝Ｎ５＝１０の場合、種々の遅延時間τ３
が次のとおり得られる。
【００４２】
Ｎ4 ……９×１００ｐｓ＋１×１１０ｐｓでτ3 ＝９９
ｐｓ Ｎ4 ……８×１００ｐｓ＋２×１１０ｐｓでτ3 ＝９８
ｐｓ Ｎ4 ……７×１００ｐｓ＋３×１１０ｐｓでτ3 ＝９７
ｐｓ Ｎ4 ……６×１００ｐｓ＋４×１１０ｐｓでτ3 ＝９６
ｐｓ Ｎ4 ……５×１００ｐｓ＋５×１１０ｐｓでτ3 ＝９５
ｐｓ Ｎ4 ……４×１００ｐｓ＋６×１１０ｐｓでτ3 ＝９４
ｐｓ Ｎ4 ……３×１００ｐｓ＋７×１１０ｐｓでτ3 ＝９３
ｐｓ Ｎ4 ……２×１００ｐｓ＋８×１１０ｐｓでτ3 ＝９２
ｐｓ Ｎ4 ……１×１００ｐｓ＋９×１１０ｐｓでτ3 ＝９１
ｐｓ Ｎ4 ……０×１００ｐｓ＋10×１１０ｐｓでτ3 ＝９０
ｐｓ この図３では遅延回路ＤＬＣは示していないが、この遅
延回路の各素子を上記各種遅延τ1 ，τ2 ，τ3 に調整
するとτ1＋τ2 ＋τ3 （９９）で３０９ｐｓ，τ1 ＋
τ2 ＋τ3 （９１）で３０１ｐｓなど精密な遅延時間を
提供することができる。
ｐｓ Ｎ4 ……８×１００ｐｓ＋２×１１０ｐｓでτ3 ＝９８
ｐｓ Ｎ4 ……７×１００ｐｓ＋３×１１０ｐｓでτ3 ＝９７
ｐｓ Ｎ4 ……６×１００ｐｓ＋４×１１０ｐｓでτ3 ＝９６
ｐｓ Ｎ4 ……５×１００ｐｓ＋５×１１０ｐｓでτ3 ＝９５
ｐｓ Ｎ4 ……４×１００ｐｓ＋６×１１０ｐｓでτ3 ＝９４
ｐｓ Ｎ4 ……３×１００ｐｓ＋７×１１０ｐｓでτ3 ＝９３
ｐｓ Ｎ4 ……２×１００ｐｓ＋８×１１０ｐｓでτ3 ＝９２
ｐｓ Ｎ4 ……１×１００ｐｓ＋９×１１０ｐｓでτ3 ＝９１
ｐｓ Ｎ4 ……０×１００ｐｓ＋10×１１０ｐｓでτ3 ＝９０
ｐｓ この図３では遅延回路ＤＬＣは示していないが、この遅
延回路の各素子を上記各種遅延τ1 ，τ2 ，τ3 に調整
するとτ1＋τ2 ＋τ3 （９９）で３０９ｐｓ，τ1 ＋
τ2 ＋τ3 （９１）で３０１ｐｓなど精密な遅延時間を
提供することができる。
【００４３】遅延回路ＤＬＣの入力信号Ｓinはクロック
に非同期であるが、勿論クロック同期でも支障はない。
に非同期であるが、勿論クロック同期でも支障はない。
【００４４】図１０の（ｂ）のようにＶＣＤ４を構成す
ることもできる。セレクタＳＥＬは各遅延素子Ｅごとに
設けられている。各セレクタＳＥＬは複数ビットからな
る選択信号に従い制御電圧ＶC １又はＶC ２のいずれか
一方を選択する。この選択信号は、各セレクタＳＥＬの
アドレスに関するデータやどちらの制御電圧を選択すべ
きかを示すデータを含んでいる。選択信号は図８に示す
コントローラなどの回路で生成できる。
ることもできる。セレクタＳＥＬは各遅延素子Ｅごとに
設けられている。各セレクタＳＥＬは複数ビットからな
る選択信号に従い制御電圧ＶC １又はＶC ２のいずれか
一方を選択する。この選択信号は、各セレクタＳＥＬの
アドレスに関するデータやどちらの制御電圧を選択すべ
きかを示すデータを含んでいる。選択信号は図８に示す
コントローラなどの回路で生成できる。
【００４５】図１１（ａ）は、パルスエッジ調整に本発
明を適用した第１の適用例を示すブロック図である。こ
の構成はバッファＢＵＦ、４つの遅延素子Ｅａ，Ｅｂ，
Ｅｃ，Ｅｄ（４つに限らない）、ゲート回路Ｇ及び前述
の基準遅延発生装置ＲＤＧとを有する。遅延素子Ｅａ，
Ｅｂ，…は同じ制御信号を受けて同じ遅延時間τ1 に調
整されても、また異なる制御信号を受けてτ1 ，τ2 ，
…に調整されてもよい。ここではτ1 〜τ4 に調整され
たとすると全体でΣτi の遅延時間を入力信号Ｓinに与
える。従ってゲートＧがオアゲートなら立下りがΣτi
に従って種々調整され、ノアゲートなら立上りがΣτi
に従って種々調整される。これらは後端調整であるが、
前端調整はアンドゲート、ナンドゲートなどで得られ
る。基準遅延発生装置ＲＤＧは、入力信号Ｓinと非同期
であっても良い。
明を適用した第１の適用例を示すブロック図である。こ
の構成はバッファＢＵＦ、４つの遅延素子Ｅａ，Ｅｂ，
Ｅｃ，Ｅｄ（４つに限らない）、ゲート回路Ｇ及び前述
の基準遅延発生装置ＲＤＧとを有する。遅延素子Ｅａ，
Ｅｂ，…は同じ制御信号を受けて同じ遅延時間τ1 に調
整されても、また異なる制御信号を受けてτ1 ，τ2 ，
…に調整されてもよい。ここではτ1 〜τ4 に調整され
たとすると全体でΣτi の遅延時間を入力信号Ｓinに与
える。従ってゲートＧがオアゲートなら立下りがΣτi
に従って種々調整され、ノアゲートなら立上りがΣτi
に従って種々調整される。これらは後端調整であるが、
前端調整はアンドゲート、ナンドゲートなどで得られ
る。基準遅延発生装置ＲＤＧは、入力信号Ｓinと非同期
であっても良い。
【００４６】図１２（ａ）は、本発明の第２の適用例を
示すブロック図である。複数の電圧制御遅延ユニットＶ
ＣＤ１〜ＶＣＤＭがチップ上に形成される。ＶＣＤ１，
ＶＣＤ２及びＶＣＤＭはそれぞれ１つ、２つ及びＭ個の
遅延素子から成る。前述のように構成された基準遅延発
生装置ＲＤＧはＶＣＤ１〜ＶＣＤＭに共通に設けられ、
これらに制御信号ＶC を出力する。基準遅延発生装置Ｒ
ＤＧは、外部クロック信号ＥＣＫと非同期の信号を受取
る構成であっても良い。セレクタＳＥＬ１は、外部装置
又は図８のコントローラなどで生成された選択信号Ｓ
SEL に従って、ＶＣＤ１〜ＶＣＤＭのいずれか１つを選
択する。選択されたクロック信号ＣＫS はチップ上の内
部回路に出力される。このような構成で、チップ上で、
外部クロックから高精度、高安定のＭ個のクロックを生
成できるようになる。Ｍ個のクロックを選択して用いる
ことで、チップ上の内部回路をいろいろな手法でテスト
することができるようになる。
示すブロック図である。複数の電圧制御遅延ユニットＶ
ＣＤ１〜ＶＣＤＭがチップ上に形成される。ＶＣＤ１，
ＶＣＤ２及びＶＣＤＭはそれぞれ１つ、２つ及びＭ個の
遅延素子から成る。前述のように構成された基準遅延発
生装置ＲＤＧはＶＣＤ１〜ＶＣＤＭに共通に設けられ、
これらに制御信号ＶC を出力する。基準遅延発生装置Ｒ
ＤＧは、外部クロック信号ＥＣＫと非同期の信号を受取
る構成であっても良い。セレクタＳＥＬ１は、外部装置
又は図８のコントローラなどで生成された選択信号Ｓ
SEL に従って、ＶＣＤ１〜ＶＣＤＭのいずれか１つを選
択する。選択されたクロック信号ＣＫS はチップ上の内
部回路に出力される。このような構成で、チップ上で、
外部クロックから高精度、高安定のＭ個のクロックを生
成できるようになる。Ｍ個のクロックを選択して用いる
ことで、チップ上の内部回路をいろいろな手法でテスト
することができるようになる。
【００４７】更に、図１２（ａ）に示すように、セレク
タＳＥＬ１の遅延時間と等しい遅延時間のダミー遅延回
路ＤＤＬを設けても良い。ダミー遅延回路ＤＤＬは遅延
クロックＣＫｄを生成する。この遅延クロックＣＫｄと
選択されたクロックＣＫＳとを用いて、内部回路を試験
することもできる。例えば、図１２（ｂ）に示すよう
に、遅延クロックＣＫｄと選択されたクロックＣＫＳと
をそれぞれフリップフロップＦＦ１及びＦＦ２に与え
る。このフリップフロップＦＦ１およびＦＦ２はそれぞ
れ、内部回路ＩＮＴＣＫＴの入力及び出力側に設けられ
ている。これにより、セットアップチェックを行なうこ
とができる。遅延したクロックＣＫｄと選択したクロッ
クＣＫｄとそれぞれフリップフロップＦＦ２及びＦＦ１
に与える。これにより、ホールドチェックを行なうこと
ができる。
タＳＥＬ１の遅延時間と等しい遅延時間のダミー遅延回
路ＤＤＬを設けても良い。ダミー遅延回路ＤＤＬは遅延
クロックＣＫｄを生成する。この遅延クロックＣＫｄと
選択されたクロックＣＫＳとを用いて、内部回路を試験
することもできる。例えば、図１２（ｂ）に示すよう
に、遅延クロックＣＫｄと選択されたクロックＣＫＳと
をそれぞれフリップフロップＦＦ１及びＦＦ２に与え
る。このフリップフロップＦＦ１およびＦＦ２はそれぞ
れ、内部回路ＩＮＴＣＫＴの入力及び出力側に設けられ
ている。これにより、セットアップチェックを行なうこ
とができる。遅延したクロックＣＫｄと選択したクロッ
クＣＫｄとそれぞれフリップフロップＦＦ２及びＦＦ１
に与える。これにより、ホールドチェックを行なうこと
ができる。
【００４８】図１３は、本発明の第３の適用例を示す図
である。第３の適用例は、２つのチップＣＰ１とＣＰ２
との間の入出力タイミングを調整することを目的として
いる。図１３に示すように、チップＣＰ１は電圧制御遅
延ユニットＶＣＤ１を有し、チップＣＰ２は電圧制御遅
延ユニットＶＣＰ２を有する。ＶＣＤ１はチップ上に形
成された基準遅延発生装置ＲＤＧ１により制御され、Ｖ
ＣＤ２は基準遅延発生装置ＲＤＧ２によって制御され
る。各基準遅延発生装置ＲＤＧ１及びＲＤＧ２は、クロ
ックＣＫと非同期の信号を受取るものであっても良い。
ＶＣＤ１はクロックＣＫを遅延して入出力バッファＩ／
Ｏ１に出力する。この入出力バッファＩ／Ｏ１は遅延さ
れたクロックＣＫに同期して動作する。同様に、ＶＣＤ
２はクロック信号ＣＫを遅延して入出力バッファＩ／Ｏ
２に出力する。この入出力Ｉ／Ｏ２は、遅延されたクロ
ックＣＫに同期して動作する。基準遅延発生装置ＲＤＧ
１とＲＤＧ２はＶＣＤ１とＶＣＤ２を制御して、入出力
バッファＩ／Ｏ１とＩ／Ｏ２との間の遅延を相殺する。
このとき得られる制御電圧を、コントローラＣＴＬ１及
びＣＴＬ２の制御のもとで、メモリＭＥＭ１とＭＥＭ２
に記憶させることもできる。また、コントローラＣＴＬ
１とＳＴＬ２の制御のものとに、外部装置からの制御電
圧に関するデータをメモリＭＥＭ１及びＭＥＭ２に書込
むこともできる。尚、コントローラＣＴＬ１，ＣＴＬ２
及びメモリＭＥＭ１，ＭＥＭ２は、図８に示すものと同
様である。上述したタイミング調整を、ボード上にチッ
プＣＰ１，ＣＰ２を載置した後で行なうことができる。
つまり、Ｉ／Ｏタイミング設計はもはや必要ない。この
タイミング調整はシステムブート時又は初期化シーケン
スで行え、得られたデータをメモリＭＥＭ１とＭＥＭ２
に記憶させておくことができる。
である。第３の適用例は、２つのチップＣＰ１とＣＰ２
との間の入出力タイミングを調整することを目的として
いる。図１３に示すように、チップＣＰ１は電圧制御遅
延ユニットＶＣＤ１を有し、チップＣＰ２は電圧制御遅
延ユニットＶＣＰ２を有する。ＶＣＤ１はチップ上に形
成された基準遅延発生装置ＲＤＧ１により制御され、Ｖ
ＣＤ２は基準遅延発生装置ＲＤＧ２によって制御され
る。各基準遅延発生装置ＲＤＧ１及びＲＤＧ２は、クロ
ックＣＫと非同期の信号を受取るものであっても良い。
ＶＣＤ１はクロックＣＫを遅延して入出力バッファＩ／
Ｏ１に出力する。この入出力バッファＩ／Ｏ１は遅延さ
れたクロックＣＫに同期して動作する。同様に、ＶＣＤ
２はクロック信号ＣＫを遅延して入出力バッファＩ／Ｏ
２に出力する。この入出力Ｉ／Ｏ２は、遅延されたクロ
ックＣＫに同期して動作する。基準遅延発生装置ＲＤＧ
１とＲＤＧ２はＶＣＤ１とＶＣＤ２を制御して、入出力
バッファＩ／Ｏ１とＩ／Ｏ２との間の遅延を相殺する。
このとき得られる制御電圧を、コントローラＣＴＬ１及
びＣＴＬ２の制御のもとで、メモリＭＥＭ１とＭＥＭ２
に記憶させることもできる。また、コントローラＣＴＬ
１とＳＴＬ２の制御のものとに、外部装置からの制御電
圧に関するデータをメモリＭＥＭ１及びＭＥＭ２に書込
むこともできる。尚、コントローラＣＴＬ１，ＣＴＬ２
及びメモリＭＥＭ１，ＭＥＭ２は、図８に示すものと同
様である。上述したタイミング調整を、ボード上にチッ
プＣＰ１，ＣＰ２を載置した後で行なうことができる。
つまり、Ｉ／Ｏタイミング設計はもはや必要ない。この
タイミング調整はシステムブート時又は初期化シーケン
スで行え、得られたデータをメモリＭＥＭ１とＭＥＭ２
に記憶させておくことができる。
【００４９】図１４は本発明の第４の適用例を示す図で
ある。図１４（ａ）は、２つの機能ブロックＦＢ１，Ｆ
Ｂ２と３つのフリップフロップ群ＦＦ１，ＦＦ２及びＦ
Ｆ３とを有するパイプライン構成を示している。図示す
るように、クロックＣＫ１，ＣＫ２及びＣＫ３がそれぞ
れ、フリップフロップ群ＦＦ１，ＦＦ２及びＦＦ３に与
えられている。入力信号はフリップフロップ群ＦＦ１で
ラッチされた後、機能ブロックＦＢ１に入力する。この
機能ブロックＦＢ１の出力信号は、フリップフロップ群
ＦＦ２でラッチされた後、機能ブロックＦＢ２に入力す
る。この機能ブロックＦＢ２の出力信号は、フリップフ
ロップ群ＦＦ３でラッチされた後、次段の機能ブロック
（図示なし）に入力する。従来構成では、同一のクロッ
ク信号をフリップフロップ群ＦＦ１，ＦＦ２及びＦＦ３
に与えている。
ある。図１４（ａ）は、２つの機能ブロックＦＢ１，Ｆ
Ｂ２と３つのフリップフロップ群ＦＦ１，ＦＦ２及びＦ
Ｆ３とを有するパイプライン構成を示している。図示す
るように、クロックＣＫ１，ＣＫ２及びＣＫ３がそれぞ
れ、フリップフロップ群ＦＦ１，ＦＦ２及びＦＦ３に与
えられている。入力信号はフリップフロップ群ＦＦ１で
ラッチされた後、機能ブロックＦＢ１に入力する。この
機能ブロックＦＢ１の出力信号は、フリップフロップ群
ＦＦ２でラッチされた後、機能ブロックＦＢ２に入力す
る。この機能ブロックＦＢ２の出力信号は、フリップフ
ロップ群ＦＦ３でラッチされた後、次段の機能ブロック
（図示なし）に入力する。従来構成では、同一のクロッ
ク信号をフリップフロップ群ＦＦ１，ＦＦ２及びＦＦ３
に与えている。
【００５０】これに対し、本発明では、各フリップフロ
ップ群に異なるクロック信号を与えることができる。パ
イプライン構成の入力側にあるいくつかのフリップフロ
ップ群の信号受信タイミングを他のフリップフロップ群
の受信タイミングより僅かに遅らせる場合、例えば図１
４（ｂ）に示すように、例えば遅延した中間クロックＣ
３，ＣＣ２及びＣ１をそれぞれクロックＣＫ１，ＣＫ２
及びＣＫ３として、フリップフロップ群ＦＦ１，ＦＦ２
及びＦＦ３に与える。中間クロックＣ１を他のフリップ
フロップ群ＦＦ４，ＦＦ５，…（図示なし）にも与る。
また、これとは反対に、パイプライン構成の出力側にあ
るいくつかのフリップフロップ群の信号受信タイミング
を他のフリップフロップ群の受信タイミングより僅かに
勧める場合、例えば遅延した中間クロックＣ１，Ｃ２及
びＣ３をそれぞれクロックＣＫ１，ＣＫ２及びＣＫ３と
して、フリップフロップ群ＦＦ１，ＦＦ２及びＦＦ３に
与える。中間クロックＣ３は他のフリップフロップ群Ｆ
Ｆ４，ＦＦ５，…にも与えられる。
ップ群に異なるクロック信号を与えることができる。パ
イプライン構成の入力側にあるいくつかのフリップフロ
ップ群の信号受信タイミングを他のフリップフロップ群
の受信タイミングより僅かに遅らせる場合、例えば図１
４（ｂ）に示すように、例えば遅延した中間クロックＣ
３，ＣＣ２及びＣ１をそれぞれクロックＣＫ１，ＣＫ２
及びＣＫ３として、フリップフロップ群ＦＦ１，ＦＦ２
及びＦＦ３に与える。中間クロックＣ１を他のフリップ
フロップ群ＦＦ４，ＦＦ５，…（図示なし）にも与る。
また、これとは反対に、パイプライン構成の出力側にあ
るいくつかのフリップフロップ群の信号受信タイミング
を他のフリップフロップ群の受信タイミングより僅かに
勧める場合、例えば遅延した中間クロックＣ１，Ｃ２及
びＣ３をそれぞれクロックＣＫ１，ＣＫ２及びＣＫ３と
して、フリップフロップ群ＦＦ１，ＦＦ２及びＦＦ３に
与える。中間クロックＣ３は他のフリップフロップ群Ｆ
Ｆ４，ＦＦ５，…にも与えられる。
【００５１】図１５の構成で生成された中間クロックＣ
１，Ｃ２，Ｃ３，…をフリップフロップ群ＦＦ１，ＦＦ
２，ＦＦ３，…に与える構成でも良い。この場合、入力
信号Ｓinは外部クロック信号ＥＣＫと非同期である。
１，Ｃ２，Ｃ３，…をフリップフロップ群ＦＦ１，ＦＦ
２，ＦＦ３，…に与える構成でも良い。この場合、入力
信号Ｓinは外部クロック信号ＥＣＫと非同期である。
【００５２】図１６（ａ）は、本発明の第５の適用例を
示す図である。図示の構成は、クロック分配回路として
機能する。図１６（ａ）において、前述した図に示すも
のと同一のものには同一の参照番号を付してある。ＣＭ
ＯＳ型ＶＣＤはクロック分配系ＣＤＳの入力側に設けら
れている。クロック分配系ＣＤＳの出力側で得られた信
号は、図示しないフリップフロップＦＦに与えられると
ともに、可変遅延素子Ｄ０＋を介してＯＰＬＬ回路ＰＬ
Ｌに与えられる。外部相補クロックＥＣＫ及びＥＸＣＫ
は、入力バッファＢＵＦを介してコンバータＣＯＮＶに
入力る。コンバータＣＯＮＶはクロックＥＣＫ及びＥＸ
ＣＫをＣＭＯＳレベルの信号に変換する。このＣＭＯＳ
レベルの信号は、可変遅延素子Ｄ０−を介してＰＬＬ回
路ＰＬＬに入る。ＰＬＬ回路ＰＬＬは、クロックＣＫ０
の位相と遅延を受けたクロックＤＣＫの位相とを比較
し、位相差が９０°の整数倍（例えば、１サイクル）と
なるように、制御電圧ＶC を生成する。
示す図である。図示の構成は、クロック分配回路として
機能する。図１６（ａ）において、前述した図に示すも
のと同一のものには同一の参照番号を付してある。ＣＭ
ＯＳ型ＶＣＤはクロック分配系ＣＤＳの入力側に設けら
れている。クロック分配系ＣＤＳの出力側で得られた信
号は、図示しないフリップフロップＦＦに与えられると
ともに、可変遅延素子Ｄ０＋を介してＯＰＬＬ回路ＰＬ
Ｌに与えられる。外部相補クロックＥＣＫ及びＥＸＣＫ
は、入力バッファＢＵＦを介してコンバータＣＯＮＶに
入力る。コンバータＣＯＮＶはクロックＥＣＫ及びＥＸ
ＣＫをＣＭＯＳレベルの信号に変換する。このＣＭＯＳ
レベルの信号は、可変遅延素子Ｄ０−を介してＰＬＬ回
路ＰＬＬに入る。ＰＬＬ回路ＰＬＬは、クロックＣＫ０
の位相と遅延を受けたクロックＤＣＫの位相とを比較
し、位相差が９０°の整数倍（例えば、１サイクル）と
なるように、制御電圧ＶC を生成する。
【００５３】可変遅延素子Ｄ０＋及びＤ０−は次のとお
り調整可能である。Ｄ０−がゼロで、Ｄ０＋が入力バッ
ファＢＥＦの遅延とコンバータＣＯＮＶの遅延との和に
等しいとき、外部クロックＥＣＫとフリップフロップ群
ＦＦに分配されるクロックとの間の遅延時間はほとんど
ゼロである。Ｄ０−＝２ｎｓでＤ０＋が入力バッファＢ
ＵＦの遅延とコンバータＣＯＮＶの遅延の和に等しいと
き、フリップフロップＦＦに分配されるクロックは外部
クロックＥＣＫより２ＮＳ遅れている。このようにし
て、外部クロックＥＣＫと確実な位相関係をもったクロ
ックをフリップフロップＦＦに分配することができる。
り調整可能である。Ｄ０−がゼロで、Ｄ０＋が入力バッ
ファＢＥＦの遅延とコンバータＣＯＮＶの遅延との和に
等しいとき、外部クロックＥＣＫとフリップフロップ群
ＦＦに分配されるクロックとの間の遅延時間はほとんど
ゼロである。Ｄ０−＝２ｎｓでＤ０＋が入力バッファＢ
ＵＦの遅延とコンバータＣＯＮＶの遅延の和に等しいと
き、フリップフロップＦＦに分配されるクロックは外部
クロックＥＣＫより２ＮＳ遅れている。このようにし
て、外部クロックＥＣＫと確実な位相関係をもったクロ
ックをフリップフロップＦＦに分配することができる。
【００５４】図１６（ｂ）は図１６（ａ）の構成の変形
例である。図１６（ｂ）の構成はＥＣＬ型のＶＣＤを有
する。動作は図１６（ａ）のものと同様である。
例である。図１６（ｂ）の構成はＥＣＬ型のＶＣＤを有
する。動作は図１６（ａ）のものと同様である。
【００５５】図１７は本発明の第６の適用例である。こ
の例は、モニタパス回路ＭＰと内部回路ＩＮＴＣＫＴを
有する。モニタパス回路ＭＰは複数の縦続接続された内
部ゲートＥを有する。この内部ゲートはＣＭＯＳ，Ｂｉ
ＣＭＯＳ，ＴＴＬなどの回路で構成されるものである。
可変電源ＶＰＳは、外部電源電圧ＶEXT から電源電圧Ｖ
e を生成する。この電源電圧Ｖe は、モニタパス回路Ｍ
Ｐ及び内部回路ＩＮＴＣＫＴの各内部ゲートに与えられ
る。一般に、ＣＭＯＳ，ＣｉＣＭＯＳ，ＴＬＬなどのゲ
ートの伝搬遅延は、その供給電圧に依存する。従って、
電源電圧を制御することで、これらのゲートを電圧制御
遅延ユニットとして用いることができる。
の例は、モニタパス回路ＭＰと内部回路ＩＮＴＣＫＴを
有する。モニタパス回路ＭＰは複数の縦続接続された内
部ゲートＥを有する。この内部ゲートはＣＭＯＳ，Ｂｉ
ＣＭＯＳ，ＴＴＬなどの回路で構成されるものである。
可変電源ＶＰＳは、外部電源電圧ＶEXT から電源電圧Ｖ
e を生成する。この電源電圧Ｖe は、モニタパス回路Ｍ
Ｐ及び内部回路ＩＮＴＣＫＴの各内部ゲートに与えられ
る。一般に、ＣＭＯＳ，ＣｉＣＭＯＳ，ＴＬＬなどのゲ
ートの伝搬遅延は、その供給電圧に依存する。従って、
電源電圧を制御することで、これらのゲートを電圧制御
遅延ユニットとして用いることができる。
【００５６】ＰＬＬ回路ＰＬＬは、外部クロックＥＣＫ
の位相と遅延クロックＤＣＫの位相とを比較し、これら
の位相差がなくなるように制御するための制御電圧Ｖc
を出力する。制御電圧Ｖc は可変電源ＶＰＳに与えら
れ、出力電源電圧Ｖe を変化させる。この電源電圧Ｖe
はモニタパス回路ＭＰ及びＰＬＬ回路で生成される制御
電圧ＶC で制御されるので、内部ゲートＥの遅延時間は
ほぼ等しくなる。
の位相と遅延クロックＤＣＫの位相とを比較し、これら
の位相差がなくなるように制御するための制御電圧Ｖc
を出力する。制御電圧Ｖc は可変電源ＶＰＳに与えら
れ、出力電源電圧Ｖe を変化させる。この電源電圧Ｖe
はモニタパス回路ＭＰ及びＰＬＬ回路で生成される制御
電圧ＶC で制御されるので、内部ゲートＥの遅延時間は
ほぼ等しくなる。
【００５７】
【発明の効果】以上説明したように、半導体装置のなか
で今まで実現できなかった基準遅延回路が本発明により
実現可能となり、多くの応用分野で大規模半導体集積回
路技術の発展に寄与するところが大きい。
で今まで実現できなかった基準遅延回路が本発明により
実現可能となり、多くの応用分野で大規模半導体集積回
路技術の発展に寄与するところが大きい。
【図１】本発明の基準遅延発生装置のブロック図であ
る。
る。
【図２】図１の基準遅延発生装置の変形例のブロック図
である。
である。
【図３】図２の構成の回路図である。
【図４】図３の回路の動作を示す波形図である。
【図５】図１の構成の回路図である。
【図６】図５の回路の動作を示す波形図である。
【図７】図１又は図２に示す制御回路の別の構成を示す
ブロック図である。
ブロック図である。
【図８】本発明の基準遅延発生装置の別の構成を示すブ
ロック図である。
ロック図である。
【図９】本発明の基準遅延発生装置の更に別の構成を示
すブロック図である。
すブロック図である。
【図１０】図９に示す電圧制御遅延ユニットＶＣＤ４の
別の構成例を示すブロック図である。
別の構成例を示すブロック図である。
【図１１】本発明の第１の適用例のブロック図である。
【図１２】本発明の第２の適用例のブロック図である。
【図１３】本発明の第３の適用例のブロック図である。
【図１４】本発明の第４の適用例のブロック図である。
【図１５】図１４（ｂ）に代わる構成のブロック図であ
る。
る。
【図１６】本発明の第５の適用例のブロック図である。
【図１７】本発明の第６の適用例のブロック図である。
ＶＣＤ，ＶＣＤ１，ＶＣＤ２，ＶＣＤ３，ＶＣＤ４，Ｖ
ＣＤ５ 電圧制御遅延ユニット ＰＤＤ 位相差検出回路 ＣＴ 制御回路 ＣＰ チャージポンプ回路 ＤＬＣ 遅延回路 Ｅ 遅延素子 ＵＰＣ アップ／ダウンカウンタ ＤＶ ドライバ ＤＡＣ，ＤＡＣ１，ＤＡＣ２，ＤＡＣ３ Ｄ／Ａ変換器 ＣＴＬ，ＣＴＬ１，ＣＴＬ２ コントローラ ＭＥＭ，ＭＥＭ１，ＭＥＭ２ メモリ ＰＬＬ ＰＬＬ１，ＰＬＬ２，ＰＬＬ３ ＰＬＬ回路 ＲＤＧ，ＲＤＧ１，ＲＤＧ２ 基準遅延発生装置 ＳＥＬ，ＳＥＬ１ セレクタ
ＣＤ５ 電圧制御遅延ユニット ＰＤＤ 位相差検出回路 ＣＴ 制御回路 ＣＰ チャージポンプ回路 ＤＬＣ 遅延回路 Ｅ 遅延素子 ＵＰＣ アップ／ダウンカウンタ ＤＶ ドライバ ＤＡＣ，ＤＡＣ１，ＤＡＣ２，ＤＡＣ３ Ｄ／Ａ変換器 ＣＴＬ，ＣＴＬ１，ＣＴＬ２ コントローラ ＭＥＭ，ＭＥＭ１，ＭＥＭ２ メモリ ＰＬＬ ＰＬＬ１，ＰＬＬ２，ＰＬＬ３ ＰＬＬ回路 ＲＤＧ，ＲＤＧ１，ＲＤＧ２ 基準遅延発生装置 ＳＥＬ，ＳＥＬ１ セレクタ
Claims (15)
- 【請求項１】 縦続接続された可変遅延時間を有する複
数の遅延素子（Ｅ）を有し、基準クロック（ＥＣＫ）を
受けて、これを遅延させた遅延クロック（ＤＣＫ）を出
力する遅延ユニットと、前記基準クロックと前記遅延ク
ロックとの位相差を検出し、この位相差を９０°の整数
倍に設定する制御信号を生成して前記複数の遅延素子に
出力する制御手段（ＰＤＤ，ＣＴ；ＰＬＬ）とを有する
ことを特徴とする基準遅延発生装置。 - 【請求項２】 前記制御手段は、前記位相差に応じた第
１及び第２の検出信号を出力する位相差検出手段（ＰＤ
Ｄ）と、前記遅延素子に結合し、両端から前記制御信号
を出力するキャパシタと、前記第１及び第２の検出信号
に基づいて前記キャパシタを充放電するチャージポンプ
手段（ＣＰ）とを有することを特徴とする請求項１記載
の基準遅延発生装置。 - 【請求項３】 前記制御手段は、前記位相差に応じた第
１及び第２の検出信号を出力する位相差検出手段（ＰＤ
Ｄ）と、前記第１及び第２の検出信号に応じてアップ／
ダウンカウントしてディジタルカウント値を出力するカ
ウンタ（ＵＤＣ）と、該ディジタルカウント値を前記制
御信号に相当するアナログ信号に変換する変換手段（Ｄ
ＡＣ）を有することを特徴とする請求項１記載の基準遅
延発生装置。 - 【請求項４】 前記基準遅延発生装置は更に、前記遅延
ユニットと前記制御手段との間に設けられ、前記遅延信
号を遅延して得られる信号を前記遅延信号として前記制
御手段に出力する第１の遅延手段（ＤＯ＋）と、前記基
準信号を遅延して得られる信号を前記基準信号として前
記制御手段に出力する第２の遅延手段（ＤＯ−）とを有
することを特徴とする請求項１記載の基準遅延発生装
置。 - 【請求項５】 前記基準遅延発生装置は更に、前記カウ
ンタが出力するディジタルカウント値を記憶するメモリ
手段（ＭＥＭ）と、該メモリ手段（ＭＥＭ）から前記デ
ィジタルカウント値を読み出し、前記遅延素子に出力す
るコントローラ（ＣＴＬ）とを有することを特徴とする
請求項３記載の基準遅延発生装置。 - 【請求項６】 前記遅延ユニットと前記制御手段をそれ
ぞれ複数呼設け、前記複数の遅延ユニットの少なくとも
１つの遅延ユニットの遅延素子は複数の制御手段から前
記制御信号を受けることを特徴とする請求項１記載の基
準遅延発生装置。 - 【請求項７】 前記基準遅延発生装置は、複数の制御手
段からの前記制御信号を選択的に少なくとも１つの遅延
ユニットの遅延素子に出力するための選択手段（ＳＥ
Ｌ）を有することを特徴とする請求項６記載の基準遅延
発生装置。 - 【請求項８】 基準遅延発生装置（ＲＤＧ）と、縦続接
続された可変遅延時間を有するＭ個遅延素子（Ｅ）を有
し、入力信号（Ｓｉｎ）を受けてこれを遅延させた出力
信号（Ｓｏｕｔ）を出力する遅延回路（ＤＬＣ）とを有
し、前記基準遅延発生装置（ＲＤＧ）は、縦続接続され
た可変遅延時間を有する遅延素子（Ｅ）を有し、基準ク
ロック（ＥＣＫ）を受けて、これを遅延させた遅延クロ
ック（ＤＣＫ）を出力する遅延ユニットと、前記基準ク
ロックと前記遅延クロックとの位相差を検出し、この位
相差を９０°の整数倍に設定する制御信号を生成して前
記複数の遅延素子に出力する制御手段（ＰＤＤ，ＣＴ；
ＰＬＬ）とを有することを特徴とする電子装置。 - 【請求項９】 前記基準遅延発生装置は複数個の遅延ユ
ニットと複数個の制御手段を有し、前記電子装置は前記
複数個の制御手段からの制御信号のいずれか１つを選択
して前記遅延回路に出力する選択手段（ＣＴＬ）を有す
ることを特徴とする請求項８記載の電子装置。 - 【請求項１０】 前記複数個から出力される制御信号は
ディジタル信号であって、前記電子装置は更に、前記選
択手段で選択されたディジタル信号である制御信号をア
ナログ信号に変換して前記遅延回路に出力する変換手段
（ＤＡＣ２）を有することを特徴とする請求項９記載の
電子装置。 - 【請求項１１】 基準遅延発生装置（ＲＤＧ）と、ラッ
チ回路（ＦＦ１，ＦＦ２，ＦＦ３）を介して縦続接続さ
れた機能ブロック（ＦＢ１，ＦＢ２）を有するパイプラ
イン構成とを有し、前記基準遅延発生装置（ＲＤＧ）
は、縦続接続された可変遅延時間を有する遅延素子
（Ｅ）を有し、基準クロック（ＥＣＫ）を受けてこれを
遅延させた遅延クロック（ＤＣＫ）を出力する遅延ユニ
ットと、前記基準クロックと前記遅延クロックとの位相
差を検出し、この位相差を９０°の整数倍に設定する制
御信号を生成して前記複数の遅延素子に出力する制御手
段（ＰＤＤ，ＣＴ；ＰＬＬ）とを有し、前記各ラッチ回
路は、前記遅延ユニットの対応するいずれか１つの遅延
素子で得られる遅延信号に同期して動作することを特徴
とする電子装置。 - 【請求項１２】 基準遅延発生装置（ＲＤＧ）と、ラッ
チ回路（ＦＦ１，ＦＦ２，ＦＦ３）を介して縦続継続さ
れた機能ブロック（ＦＢ１，ＦＢ２）を有するパイプラ
イン構成と、縦続接続された可変遅延時間を有する複数
個遅延素子（Ｅ）を有し、入力信号（Ｓｉｎ）を受けて
これを遅延させた出力信号（Ｓｏｕｔ）を出力する遅延
回路（ＤＬＣ）とを有し、前記基準遅延発生装置（ＲＤ
Ｇ）は、縦続接続された可変遅延時間を有する遅延素子
（Ｅ）を有し、基準クロック（ＥＣＫ）を受けて、これ
を遅延させた遅延クロック（ＤＣＫ）を出力する遅延ユ
ニットと、前記基準クロックと前記遅延クロックとの位
相差を検出し、この位相差を９０°の整数倍に設定する
制御手段（ＰＤＤ．ＣＴ；ＰＬＬ）とを有し、前記各ラ
ッチ回路は前記遅延回路の対応するいずれか１つの遅延
素子で得られる遅延信号に同期して動作することを特徴
とする電子装置。 - 【請求項１３】 基準遅延発生装置（ＲＤＧ）と、外部
信号（ＥＣＫ）を受け、Ｍ個の遅延ユニット（ＶＣＤ１
〜ＶＣＤＭ）を有し、ｉ番目の遅延ユニットはｉ個の遅
延素子（Ｅ）を有する内部回路とを有し、前記基準遅延
発生装置は、縦続接続された可変遅延時間を有する複数
の遅延素子（Ｅ）を有し、基準クロック（ＥＣＫ）を受
けて、これを遅延させた遅延クロック（ＤＣＫ）を出力
する遅延ユニットと、前記基準クロックと前記遅延クロ
ックとの位相差を検出し、この位相差を９０°の整数倍
に設定する制御信号を生成して前記複数の遅延素子に出
力する制御手段（ＰＤＤ，ＣＴ；ＰＬＬ）とを有し、前
記制御信号はＭ個の遅延ユニットの各遅延素子に与えら
れることを特徴とする電子装置。 - 【請求項１４】 基準遅延発生装置（ＲＤＧ）と、入力
信号を受け、これを遅延した出力信号を出力し、縦続接
続された複数の内部ゲート（Ｅ）を有する内部回路（Ｉ
ＮＴＣＫＴ）と、制御信号に応じた可変電源電圧を生成
して前記内部回路の各内部ゲートに与える可変電源手段
（ＶＰＳ）とを有し、前記基準遅延発生装置は、縦続接
続された可変遅延時間を有する複数の内部ゲート（Ｅ）
を有し、基準クロック（ＥＣＫ）を受けて、これを遅延
させた遅延クロック（ＤＣＫ）を出力する遅延ユニット
と、前記基準クロックと前記遅延クロックとの位相差を
検出し、この位相差を９０°の整数倍に設定する前記制
御信号を生成して前記複数の内部ゲートに出力する制御
手段（ＰＤＤ，ＣＴ；ＰＬＬ）とを有し、前記基準遅延
発生装置及び内部回路の各内部ゲートの遅延時間は、前
記制御信号に応じた可変電源電圧に応じて変化すること
を特徴とする電子装置。 - 【請求項１５】 第１の基準遅延発生装置（ＲＤＧ
１）、入力信号を遅延した第１の出力信号を出力する第
１の遅延回路（ＶＣＤ１）、及び該第１の出力信号に同
期して動作する第１の入出力バッファ（Ｉ／Ｏ１）とを
有し、前記第１の遅延回路は複数の縦続接続された可変
遅延時間をもつ遅延素子（Ｅ）を有する第１のチップ
（ＣＰ１）と、第２の基準遅延発生装置（ＲＤＧ２）
と、前記入力信号を遅延した第２の出力信号を出力する
第２の遅延回路（ＶＣＤ２）及び該第２の出力信号に同
期して動作する第２の入出力バッファ（Ｉ／Ｏ２）を有
し、前記第２の遅延回路は複数の縦続接続された可変遅
延時間をもつ遅延素子（Ｅ）を有する第２のチップ（Ｃ
Ｐ２）と、前記第１及び第２の入出力バッファを相互に
接続する信号線（ＳＬ）とを有し、前記第１及び第２の
基準遅延発生装置はそれぞれ、縦続接続された可変遅延
時間を有する複数の遅延素子（Ｅ）を有し、基準クロッ
ク（ＥＣＫ）を受けてこれを遅延させた遅延クロック
（ＤＣＫ）を出力する遅延ユニットと、前記基準クロッ
クと前記遅延クロックとの位相差を検出し、この位相差
を９０°の整数倍に設定する制御信号を生成して対応す
る基準遅延発生装置の前記複数の遅延素子に出力する制
御手段（ＰＤＤ，ＣＴ；ＰＬＬ）とを有することを特徴
とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23842191A JP3221616B2 (ja) | 1990-09-18 | 1991-09-18 | 半導体集積装置及び電子システム |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-247937 | 1990-09-18 | ||
| JP24793790 | 1990-09-18 | ||
| JP23842191A JP3221616B2 (ja) | 1990-09-18 | 1991-09-18 | 半導体集積装置及び電子システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053423A true JPH053423A (ja) | 1993-01-08 |
| JP3221616B2 JP3221616B2 (ja) | 2001-10-22 |
Family
ID=26533684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23842191A Expired - Fee Related JP3221616B2 (ja) | 1990-09-18 | 1991-09-18 | 半導体集積装置及び電子システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221616B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
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| JP3221616B2 (ja) | 2001-10-22 |
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