JPH0226415B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は論理回路のための入力回路に関し、特
にクロツクパルスに同期して情報処理が実行され
る同期式の論理回路に任意の時刻に発生する非同
期信号を同期化して入力する為の非同期信号入力
回路に係る。

近年、電子計算機に代表される如く情報処理装
置のほとんどは、クロツク・パルスと呼ばれる一
定の時間（周波数）を単位とした基準信号により
一定の秩序に従つて処理されていく同期式の論理
回路が採用されている。しかし、手動によるスイ
ツチ及びキー入力とか、ラインプリンターの文字
位置検出信号などの他の同期系からの信号を情報
処理装置に入力する場合には、非同期信号を同期
化することが必要である。更に、非同期系回路か
らの信号であるため、同信号が論理レベル的に不
安定な場合もあり得る。

したがつて、本発明の目的は、同期式の論理回
路に非同期信号を入力するにあたつて、同信号の
論理レベル的不安定性を取り除きクロツクパルス
に同期した信号として内部回路に転送するための
入力回路を提供することにある。

本発明による入力回路は、書き込みのクロツパ
ルスによつて制御される第１のトランフアゲート
と、該第１のトランフアゲートの出力に入力が接
続された第１のインバータと、該第１のインバー
タの出力に接続され読み出しクロツクパルスによ
つて制御される第２のトランフアゲートと、該第
２のトランスフアーゲートの出力に入力が接続さ
れた第２のインバータと、前記第１のトランスフ
アゲートの入力に非同期信号を入力する入力端子
と、前記第１のインバータの出力に入力が接続さ
れ前記第２のインバータとは別に設けられた第３
のインバータと、この第３のインバータの出力と
前記第１のインバータの入力との間に接続され前
記読み出しクロツクパルスによつて制御される第
３のトランフアゲートとを備え、前記第２のイン
バータの出力を次段回路に供給している。

かくして、入力端子への非同期信号は書き込み
および読み出しクロツクパルスに同期した信号と
して出力される。しかも、非同期信号が第１トラ
ンフアゲートを介して入力される第１インバータ
の出力は第３インバータで反転増幅され第３トラ
ンフアゲートを介して第１インバータに帰還され
るので、第２インバータの出力から取り出される
同期化信号の論理レベルは不安定な非同期信号の
論理レベルに対して充分に安定されている。

以下、本発明を図面を用いて説明する。

第１図は本発明の一実施例を示す回路図であ
り、Ｐチヤネルの絶縁ゲート型電界効果トランジ
スタ（以下、IGFETという）を用いている。非
同期信号は入力端子Ｉに供給され、書き込みクロ
ツクパルスCP１によつて制御されるトランフア
ゲートT₁₁を介して取り込まれインバータ１の入
力に供給される。インバータ１の出力は読み出し
クロツクパルスCP２によつて制御されるトラン
フアゲートT₂₁を介してインバータ２の入力に供
給され、その出力が次段回路に供給される。イン
バータ１の出力はさらにインバータ３および読み
出しクロツクパルスCP２によつて制御されるト
ランフアゲートT₂₀を介してインバータ１の入力
に帰還されている。各インバータ１，２および３
は第３図に示す回路構成を有し、Ｐチヤンネル
IGFETで構成されている。

かかる構成において、トランフアゲートT₁₁は
書き込みクロツクパルスCP１に同期して入力端
子Ｉへの信号を取り込み、同信号レベルはインバ
ータ１によつて反転増幅される。インバータ１の
出力はインバータ３によつてさらに反転増幅され
る。次に、読み出しクロツクパルスCP２に同期
してトランフアゲートT₂₀，T₂₁が開き、インバ
ータ３の出力はインバータ１の入力に帰還され、
インバータ１の出力はインバータ２を介して次段
回路へ供給される。かくして、入力端子Ｉへの入
力信号はクロツクパルスCP１，CP２に同期した
信号として出力されるとともに、同入力信号が論
理レベル的に不安定であつても、インバータ１，
３によつて安定レベルまで増幅され、その結果、
インバータ２の出力も安定化された論理レベルを
有する同期化信号となる。

ここで、もしインバータ３を削除しトランフア
ゲートT₂₀をインバータ２の出力とインバータ１
の入力との間に接続した場合、インバータ１の出
力は端子Ｉへの非同期信号の不安定レベルにもと
づき論理“１”と“０”の間のレベルとなり、同
レベルはトランフアゲートT₂₁の存在のために液
衰され、その結果、インバータ３の出力も論理
“１”又は“０”に確定することができず、最悪
の場合、非同期入力信号とは逆の論理レベルとな
りそれだけ非同期信号の入力に対する処理が遅れ
ることになる。

次に、第２図は、第１図の入力回路（点線で囲
つた部分）を用いて入力すべき本来の信号と雑音
信号との区別も実現した非同期信号同期化論理回
路を示している。トランフアゲートT₁₂，T₁₃は
書き込みクロツクパルスCP１によつて制御され、
トランフアゲートT₂₂，T₂₃は読み出しクロツク
パルスCP２によつて制御される。４，５および
６はインバータであり、インバータ１，２，３と
同様に第３図を構成を有する。７，８はそれぞれ
論理積反転回路、論理和反転回路であり、第４
図、第５図の構成を有する。トランフアゲート
T₁₂，T₂₂、インバータ４，５は１ビツトのシフ
トレジスタを構成し、その入力Ａとその出力Ｂが
論理積反転回路７に供給される。同回路７の出力
ＣはトランフアゲートT₁₃によつて１ビツトタイ
ム（クロツクパルスCP１の一周期時間）の信号
に変換され、さらに、インバータ６、トランフア
ゲートT₂₃を介して信号Ｄとして信号Ｃとともに
論理和反転回路８に供給され、出力Ｏとして取り
出される。

次に、上記第２図の回路の動作を第６図の動作
波形図を参照して説明する。入力Ｉに、非同期信
号入力I′が印加されると、T₁₁によりCP１に同期
して書き込まれ、CP２に同期してT₂₁により点Ａ
に読み出される。点Ａに読み出された信号は、更
に次のCP１に同期してT₂₁により次段のシフト・
レジスタに書き込まれ、T₂₂によりCP２に同期し
て点Ｂに出力される。

従つて、非同期入力信号I′が２クロツク・パル
ス期間より長い間入力Ｉに印加されていると点Ａ
及び点Ｂの出力はそれぞれ高いレベルとなり点Ｃ
の論理積反転回路の出力は低レベルとなり、CP
２に同期化された信号が得られる。

上記点Ｃに出力された信号を、１ビツト・タイ
ム（クロツク・パルスの一周期時間）の信号に変
換するためにT₁₃によりCP１に同期して、点Ｃの
信号を書き込み、T₂₃によりCP２に同期してT₂₃
により論理和反転回路８の一方の入力に印加す
る。

上記８の他方の入力には点Ｃの信号が印加され
ているので、出力点ＯにはCP２に同期した１ビ
ツト・タイムの同期化信号O′が得られる。

次に、非同期入力信号I′が１ビツト・タイム以
下の短かい信号、すなわち、雑音（ノイズ）の場
合について第７図を参照して説明する。

非同期入力信号I′はCP１により初段のシフ
ト・レジスタに書き込まれCP２に同期して点Ａ
に出力される。点Ａの信号が高レベルであるが、
点Ｂはこの期間低レベルであるため、論理積反転
回路７の出力点Ｃは高レベル状態である。次のビ
ツト期間において、点Ｂには高レベルの信号が得
られるが、点Ａは非同期入力信号I′が短かい為低
レベルの信号となつてしまい、点Ｃの出力信号は
高レベルの状態から変化しない。従つて、点Ｄ及
び出力点Ｏの信号は低レベルで同期化出力は発生
されない。

このように１ビツト・タイム以下の短かい信号
に対しては、同期化出力信号は発生されず、雑音
（ノイズ）を取り除くことが可能である。更に、
ｎビツト以下の雑音（ノイズ）を取り除く為に
は、第１図の実施例において、点Ａと点Ｂの間を
ｎ段のシフト・レジスタの直列接続に置き換え、
各段の出力を論理積反転回路に印加することによ
り実現出来る。

又、雑音（ノイズ）が、クロツク・パルスCP
１が高レベルの期間にのみ印加される場合は、
T₁₁が遮断している為、入力信号が全く印加され
なかつた場合と同じことになる。

第２図の構成において、論理積反転回路７につ
いては、非同期入力信号を複数段の直列接続シフ
ト・レジスタにより所定の期間その入力信号が印
加されている事を検出することが目的であるの
で、論理積反転回路に限らず各種の論理ゲート回
路により実現出来る。又、論理和反転回路につい
ても、その論理変換は可能である。更に、シフ
ト・レジスタについても２相のクロツク・パルス
によるトランスフアゲートとインバータ構成のシ
フト・レジスタに限らず、例えば、Ｒ−Ｓフリツ
プ・フロツプ構成のシフト・レジスタを用いても
よい。

以上説明したように、本発明によれば極めて簡
単な構成により非同期入力信号を同期化信号に変
換することが出来、とくに非同期信号を同期化す
る際その論理レベルが不安定なレベルであつて
も、帰還回路により整形した正しいレベルとして
用いることが可能であり、しかも、他の情報処理
の為の論理回路と供に同一の半導体基板上に集積
回路化することが可能であり非同期信号同期化入
力回路として優れた効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２
図は第１図の回路を用いてノイズ信号除去の機能
を実現した非同期信号同期化回路の回路図、第３
図はインバータ回路の一例を示す回路図、第４図
は論理積反転回路の一例を示す回路図、第５図は
論理和反転回路の一例を示す回路図、第６図、第
７図は第２図の動作を説明するための動作波形図
である。 図において、１，２，３，４，５，６は反転回
路、７は論理積反転回路、８は論理和反転回路、
T₁₁，T₁₂，T₁₃，T₂₀，T₂₁，T₂₂，T₂₃はトラン
スフアゲートを示す。

Claims (1)

【特許請求の範囲】
1. １ 書き込みクロツクパルスによつて制御される
   第１のトランフアゲートと、該第１のトランフア
   ゲートの出力に入力が接続された第１のインバー
   タと、該第１のインバータの出力に接続され読み
   出しクロツクパルスによつて制御される第２のト
   ランフアゲートと、該第２のトランスフアーゲー
   トの出力に入力が接続された第２のインバータ
   と、前記第１のトランスフアゲートの入力に非同
   期信号を入力する入力端子と、前記第１のインバ
   ータの出力に入力が接続され前記第２のインバー
   タとは別に設けられた第３のインバータと、この
   第３のインバータの出力と前記第１のインバータ
   の入力との間に接続され前記読み出しクロツクパ
   ルスによつて制御される第３のトランフアゲート
   とを備え、前記第２のインバータの出力を次段回
   路への入力として取り出すことを特徴とする入力
   回路。