JPS61260316A - モノリシツク集積デジタル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、システムクロック信号で駆動される多デジ
ット用の１以上のデータ処理回路を備えたモノリシック
集積デジタル回路、特に非常に大きなデジット数を含む
データ信号用のモノリシック集積デジタル回路に関する
ものである。

［従来の技術］ そのような形式のモノリシック集積デジタル回路では、
すでに市販されている信号プロセッサあるいはマイクロ
プロセッサが使用できる。しかしながら、いくつかの集
積回路からなるシステムの一部分を形成し、システムク
ロック信号で動作する対応するデータ処理回路を含んで
いる集積デジタル回路もまたすでに市販されている。テ
レビジョン受像機中でデジタル信号処理を行なういくつ
かの集積回路からなるそのようなシステムは文献（例え
ばエレクトロニクス（Ｅ　１ｅｃｔｒｏｎｉｃｓ）　１
９８１年８月１１日号９７〜１０３頁）に記載されてい
る。そのような集積回路の本質的な特徴は、多デジット
データ信号が並列にデータ処理回路によって処理される
ことである。すなわち、多デジットデータ信号は数クロ
ック期間中に、例えば並列加算器、並列乗算器、並列比
較器等において処理される。

この並列処理のために集積回路の結晶表面の装置は大き
なものであり、そのため半導体製造業壱は常に集積され
るべき電子システムをできるだけ小さな結晶表面積を有
するようにすることに努めている。

全体のシステムの集積の別の問題は最も適切な半導体集
積技術を選択することである。すなわち、特にこれら集
積回路のそれぞれに特有の可能な最大処理速度について
の観点で、例えば１２Ｌ（バイポーラ）またはＮチャン
ネル０ＭＯ８等のようなそれぞれ特定のサブグループを
有するバイポーラを使用するかＭＯ８回路を使用するか
である。

例えば前述のテレビジョン受像機のデジタル回路のよう
なシステムクロック周波数が使用される各システムを考
慮して決定される場合には、これはすでに広く結晶表面
における構成を決定する。何故ならば専門家の異議のな
い意見では、データ信号の並列処理だけがそのような高
い周波数の場合には同°題になるからである。

［Ｉｌ！１ｌＷＡ点解決のための手段］冒頭に述べたよ
うなデジタル回路における結晶表面を減少させる目的の
ためにこの発明は、システムクロックは維持するが、そ
れをただ個々のデータ処理回路を同期させるために使用
し、一方データ処理のための実際のクロック信号として
は奇数段のリング接続された反転段よりなるクロック発
振器によって内部的に発生されるような方法を特徴とす
る。換言すれば、周波数が実際に選択された集積技術に
よるリング発振器が使用されるが、特定の集積技術のそ
れぞれに固有である反転段の遅延特性を使用する。

したがって、従来からのより速い集積技術の開発が続く
とき、この発明は、言わばこの増加した進歩した速度に
適応されるような可能なデジタル集積回路を提供する。

従来の技術において使用されている並列動作データ処理
回路のクロックの代わりに、内部りＯツク発振器が対応
する直列動作データ処理回路をクロックする。並列加算
器、並列乗算器等の代わりに、この発明においては直列
加算器、直列乗算器等を使用する。例えば処理時間は直
列加算器の場合にはそこにただ一度だけ存在する全加算
器によって決定され、システムクロック信号周期よりも
実質的に短くなる。さらに同じ意味でこの処理時間は一
緒に集積されたクロック発振器の周波数と同様に選択さ
れた集積技術に依存するから、後者のクロック発振器に
対してもリング接続された反転段の数を選択することに
よって容易に処理時間に適応させることが可能である。

［実施例］ 以下、添附図面に示された実施例を参照に説明する。

図の実施例において、−例としてｎ個（奇数）のリング
接続された反転段よりなるクロック発振器ｔｇが示され
ている。それは信号の流れの方向においてＮＡＮＤゲー
トと２個のインバータの直列接続を備え、右側のインバ
ータの出力は入力段のＮＡＮＤゲートの１人力に接続さ
れてリング回路を完成している。図のＮＡＮＤゲートと
次のインバータとの間に示された破線はさらに大きな（
５以上の）奇数ｎの直列配置が可能であることを示して
いる。クロック発振器ｔｏの外見上の発振周波数は反転
段のゲート遅延の合計によって決定され、ｎは１よりも
大であり、したがって３以上である。

クロック発振器ｔｏの出力は一方ではクロック信号ｆの
パルスを計数するカウンタ２の計数入力ｅｚに接続され
ている。クロック発振器ｔＯの出力は他方では直列デー
タ処理回路ｐｃのクロック入力ｅｔに接続されている。

図示の実施例では処理されるべき２個の多デジット信号
ａ、ｂはこの直列データ処理回路ｐｃの入力に供給され
、対応する出力信号Ｃはデジット数ｍであるとする。し
たがって、もしも例えば直列データ処理回路ｐｃが直列
加算器であり、デジタル信号ａ、ｂがそれぞれ５デジッ
トを有するならば、出力信号Ｃは６デジットであり、ｍ
−６である。さらに直列データ処理回路ｐｃにはその同
期入力ｅｙからシステムクロック信号Ｆが供給される。

このようにしてデータ信号ａ、ｂおよび出力信号Ｃがシ
ステムクロックと同期される。これは常に同じシステム
クロック時間位置でのみ生じる出力信号Ｃが集積された
デジタル回路の他の部分回路または外部のいずれかに与
えられることを意味している。

序数Ｍが直列データ処理回路ｐｃの出力信号Ｃのデジッ
ト数ｍと同一であるカウンタ２の特定計数値読取り出力
はクロック発振器ｔｏの停止入力ｓｐに接続されている
。図ではこれは前記ＮＡＮＯゲートの第２の入力である
。これによってクロック発振器ｔ１）はｍ個のクロック
パルスを発生し、その後次のシステムクロック信号端ま
で休止する。

もちろんカウンタ２の出力Ｍにおける対応する２進信号
レベルはＮＡＮＤゲートと関連して選定されなければな
らず、その動作モードは前記の機能のシーケンスに従っ
て決定される。

前述のようにクロック発振器ｔＯのクロック信号ｆの周
波数は数ｎの選択によって段随的に選択される。この選
択は、一方ではデジット数ｍとクロック信号ｆの周期ｔ
の積がシステムクロック信号Ｆの周期Ｔに等しいか、そ
れよりも小さくなければならず、また他方ではりＯツク
信号ｆの周期ｔがデータ信号の１デジットを処理するた
めに必要であるデジタル処理回路ｐｃの処理時間Ｖに等
しいか、それよりも長くなければならないという要求に
合致するようにされなければならない。したがって、不
等式で示すと次のように表わされる。

Ｔ／ｍ≧ｔ≧■ ［発明の効果］ 集積回路に対してクロック信号が外部クロック発振器か
ら供給され集積回路内で供給段に分配され、したがって
無線障害を生じるような協同スペース要求による接続線
が必要である従来普通に使用されているシステムと比較
して、この発明は非常に大きな効果を生じる。すなわち
、集積回路の個々の部分回路に対してそれぞれカウンタ
２を有する対応するクロック発振器ｔ＠が割当てられ、
それ故、長い結線およびそれによる欠点を無くすことが
できる。これは必要なりロック電力の電力分割の観点か
らみても大きな効果である。

【図面の簡単な説明】

図はこの発明の１実施例のブロック図である。 ｔｏ・・・クロック発振器、２・・・カウンタ、ｐｃ・
・・直列データ処理回路。

Claims (1)

1. 【特許請求の範囲】 システムクロック信号で駆動される多デジット用の１以
   上のデータ処理回路を備えたモノリシック集積デジタル
   回路において、 内部クロック信号を生成するために１より大きい奇数（
   ｎ）のリング接続反転段を使用するクロック発振器が−
   緒に集積され、 データ処理回路として直列データ処理回路が設けられ、 このデータ処理回路の出力信号のデジット数と序数が同
   一であるクロック信号計数カウンタの特定のカウンタ読
   取り出力がクロック発振器の停止入力に接続され、 システムクロック信号がカウンタのリセット入力および
   データ処理回路の同期入力に接続され、内部クロック信
   号の周波数は、一方ではデジットの数と内部クロック信
   号の周期の両者の積がシステムクロック信号の周期以下
   であり、他方では内部クロック信号の周期がデータ信号
   の１デジットを処理するために必要な処理時間の期間以
   上であるように前記奇数（ｎ）を選択することによつて
   定められることを特徴とするモノリシック集積デジタル
   回路。