JPS61260316A - モノリシツク集積デジタル回路 - Google Patents
モノリシツク集積デジタル回路Info
- Publication number
- JPS61260316A JPS61260316A JP61104587A JP10458786A JPS61260316A JP S61260316 A JPS61260316 A JP S61260316A JP 61104587 A JP61104587 A JP 61104587A JP 10458786 A JP10458786 A JP 10458786A JP S61260316 A JPS61260316 A JP S61260316A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- data processing
- period
- signal
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Microcomputers (AREA)
- Manipulation Of Pulses (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、システムクロック信号で駆動される多デジ
ット用の1以上のデータ処理回路を備えたモノリシック
集積デジタル回路、特に非常に大きなデジット数を含む
データ信号用のモノリシック集積デジタル回路に関する
ものである。
ット用の1以上のデータ処理回路を備えたモノリシック
集積デジタル回路、特に非常に大きなデジット数を含む
データ信号用のモノリシック集積デジタル回路に関する
ものである。
[従来の技術]
そのような形式のモノリシック集積デジタル回路では、
すでに市販されている信号プロセッサあるいはマイクロ
プロセッサが使用できる。しかしながら、いくつかの集
積回路からなるシステムの一部分を形成し、システムク
ロック信号で動作する対応するデータ処理回路を含んで
いる集積デジタル回路もまたすでに市販されている。テ
レビジョン受像機中でデジタル信号処理を行なういくつ
かの集積回路からなるそのようなシステムは文献(例え
ばエレクトロニクス(E 1ectronics) 1
981年8月11日号97〜103頁)に記載されてい
る。そのような集積回路の本質的な特徴は、多デジット
データ信号が並列にデータ処理回路によって処理される
ことである。すなわち、多デジットデータ信号は数クロ
ック期間中に、例えば並列加算器、並列乗算器、並列比
較器等において処理される。
すでに市販されている信号プロセッサあるいはマイクロ
プロセッサが使用できる。しかしながら、いくつかの集
積回路からなるシステムの一部分を形成し、システムク
ロック信号で動作する対応するデータ処理回路を含んで
いる集積デジタル回路もまたすでに市販されている。テ
レビジョン受像機中でデジタル信号処理を行なういくつ
かの集積回路からなるそのようなシステムは文献(例え
ばエレクトロニクス(E 1ectronics) 1
981年8月11日号97〜103頁)に記載されてい
る。そのような集積回路の本質的な特徴は、多デジット
データ信号が並列にデータ処理回路によって処理される
ことである。すなわち、多デジットデータ信号は数クロ
ック期間中に、例えば並列加算器、並列乗算器、並列比
較器等において処理される。
この並列処理のために集積回路の結晶表面の装置は大き
なものであり、そのため半導体製造業壱は常に集積され
るべき電子システムをできるだけ小さな結晶表面積を有
するようにすることに努めている。
なものであり、そのため半導体製造業壱は常に集積され
るべき電子システムをできるだけ小さな結晶表面積を有
するようにすることに努めている。
全体のシステムの集積の別の問題は最も適切な半導体集
積技術を選択することである。すなわち、特にこれら集
積回路のそれぞれに特有の可能な最大処理速度について
の観点で、例えば12L(バイポーラ)またはNチャン
ネル0MO8等のようなそれぞれ特定のサブグループを
有するバイポーラを使用するかMO8回路を使用するか
である。
積技術を選択することである。すなわち、特にこれら集
積回路のそれぞれに特有の可能な最大処理速度について
の観点で、例えば12L(バイポーラ)またはNチャン
ネル0MO8等のようなそれぞれ特定のサブグループを
有するバイポーラを使用するかMO8回路を使用するか
である。
例えば前述のテレビジョン受像機のデジタル回路のよう
なシステムクロック周波数が使用される各システムを考
慮して決定される場合には、これはすでに広く結晶表面
における構成を決定する。何故ならば専門家の異議のな
い意見では、データ信号の並列処理だけがそのような高
い周波数の場合には同°題になるからである。
なシステムクロック周波数が使用される各システムを考
慮して決定される場合には、これはすでに広く結晶表面
における構成を決定する。何故ならば専門家の異議のな
い意見では、データ信号の並列処理だけがそのような高
い周波数の場合には同°題になるからである。
[Il!1lWA点解決のための手段]冒頭に述べたよ
うなデジタル回路における結晶表面を減少させる目的の
ためにこの発明は、システムクロックは維持するが、そ
れをただ個々のデータ処理回路を同期させるために使用
し、一方データ処理のための実際のクロック信号として
は奇数段のリング接続された反転段よりなるクロック発
振器によって内部的に発生されるような方法を特徴とす
る。換言すれば、周波数が実際に選択された集積技術に
よるリング発振器が使用されるが、特定の集積技術のそ
れぞれに固有である反転段の遅延特性を使用する。
うなデジタル回路における結晶表面を減少させる目的の
ためにこの発明は、システムクロックは維持するが、そ
れをただ個々のデータ処理回路を同期させるために使用
し、一方データ処理のための実際のクロック信号として
は奇数段のリング接続された反転段よりなるクロック発
振器によって内部的に発生されるような方法を特徴とす
る。換言すれば、周波数が実際に選択された集積技術に
よるリング発振器が使用されるが、特定の集積技術のそ
れぞれに固有である反転段の遅延特性を使用する。
したがって、従来からのより速い集積技術の開発が続く
とき、この発明は、言わばこの増加した進歩した速度に
適応されるような可能なデジタル集積回路を提供する。
とき、この発明は、言わばこの増加した進歩した速度に
適応されるような可能なデジタル集積回路を提供する。
従来の技術において使用されている並列動作データ処理
回路のクロックの代わりに、内部りOツク発振器が対応
する直列動作データ処理回路をクロックする。並列加算
器、並列乗算器等の代わりに、この発明においては直列
加算器、直列乗算器等を使用する。例えば処理時間は直
列加算器の場合にはそこにただ一度だけ存在する全加算
器によって決定され、システムクロック信号周期よりも
実質的に短くなる。さらに同じ意味でこの処理時間は一
緒に集積されたクロック発振器の周波数と同様に選択さ
れた集積技術に依存するから、後者のクロック発振器に
対してもリング接続された反転段の数を選択することに
よって容易に処理時間に適応させることが可能である。
回路のクロックの代わりに、内部りOツク発振器が対応
する直列動作データ処理回路をクロックする。並列加算
器、並列乗算器等の代わりに、この発明においては直列
加算器、直列乗算器等を使用する。例えば処理時間は直
列加算器の場合にはそこにただ一度だけ存在する全加算
器によって決定され、システムクロック信号周期よりも
実質的に短くなる。さらに同じ意味でこの処理時間は一
緒に集積されたクロック発振器の周波数と同様に選択さ
れた集積技術に依存するから、後者のクロック発振器に
対してもリング接続された反転段の数を選択することに
よって容易に処理時間に適応させることが可能である。
[実施例]
以下、添附図面に示された実施例を参照に説明する。
図の実施例において、−例としてn個(奇数)のリング
接続された反転段よりなるクロック発振器tgが示され
ている。それは信号の流れの方向においてNANDゲー
トと2個のインバータの直列接続を備え、右側のインバ
ータの出力は入力段のNANDゲートの1人力に接続さ
れてリング回路を完成している。図のNANDゲートと
次のインバータとの間に示された破線はさらに大きな(
5以上の)奇数nの直列配置が可能であることを示して
いる。クロック発振器toの外見上の発振周波数は反転
段のゲート遅延の合計によって決定され、nは1よりも
大であり、したがって3以上である。
接続された反転段よりなるクロック発振器tgが示され
ている。それは信号の流れの方向においてNANDゲー
トと2個のインバータの直列接続を備え、右側のインバ
ータの出力は入力段のNANDゲートの1人力に接続さ
れてリング回路を完成している。図のNANDゲートと
次のインバータとの間に示された破線はさらに大きな(
5以上の)奇数nの直列配置が可能であることを示して
いる。クロック発振器toの外見上の発振周波数は反転
段のゲート遅延の合計によって決定され、nは1よりも
大であり、したがって3以上である。
クロック発振器toの出力は一方ではクロック信号fの
パルスを計数するカウンタ2の計数入力ezに接続され
ている。クロック発振器tOの出力は他方では直列デー
タ処理回路pcのクロック入力etに接続されている。
パルスを計数するカウンタ2の計数入力ezに接続され
ている。クロック発振器tOの出力は他方では直列デー
タ処理回路pcのクロック入力etに接続されている。
図示の実施例では処理されるべき2個の多デジット信号
a、bはこの直列データ処理回路pcの入力に供給され
、対応する出力信号Cはデジット数mであるとする。し
たがって、もしも例えば直列データ処理回路pcが直列
加算器であり、デジタル信号a、bがそれぞれ5デジッ
トを有するならば、出力信号Cは6デジットであり、m
−6である。さらに直列データ処理回路pcにはその同
期入力eyからシステムクロック信号Fが供給される。
a、bはこの直列データ処理回路pcの入力に供給され
、対応する出力信号Cはデジット数mであるとする。し
たがって、もしも例えば直列データ処理回路pcが直列
加算器であり、デジタル信号a、bがそれぞれ5デジッ
トを有するならば、出力信号Cは6デジットであり、m
−6である。さらに直列データ処理回路pcにはその同
期入力eyからシステムクロック信号Fが供給される。
このようにしてデータ信号a、bおよび出力信号Cがシ
ステムクロックと同期される。これは常に同じシステム
クロック時間位置でのみ生じる出力信号Cが集積された
デジタル回路の他の部分回路または外部のいずれかに与
えられることを意味している。
ステムクロックと同期される。これは常に同じシステム
クロック時間位置でのみ生じる出力信号Cが集積された
デジタル回路の他の部分回路または外部のいずれかに与
えられることを意味している。
序数Mが直列データ処理回路pcの出力信号Cのデジッ
ト数mと同一であるカウンタ2の特定計数値読取り出力
はクロック発振器toの停止入力spに接続されている
。図ではこれは前記NANOゲートの第2の入力である
。これによってクロック発振器t1)はm個のクロック
パルスを発生し、その後次のシステムクロック信号端ま
で休止する。
ト数mと同一であるカウンタ2の特定計数値読取り出力
はクロック発振器toの停止入力spに接続されている
。図ではこれは前記NANOゲートの第2の入力である
。これによってクロック発振器t1)はm個のクロック
パルスを発生し、その後次のシステムクロック信号端ま
で休止する。
もちろんカウンタ2の出力Mにおける対応する2進信号
レベルはNANDゲートと関連して選定されなければな
らず、その動作モードは前記の機能のシーケンスに従っ
て決定される。
レベルはNANDゲートと関連して選定されなければな
らず、その動作モードは前記の機能のシーケンスに従っ
て決定される。
前述のようにクロック発振器tOのクロック信号fの周
波数は数nの選択によって段随的に選択される。この選
択は、一方ではデジット数mとクロック信号fの周期t
の積がシステムクロック信号Fの周期Tに等しいか、そ
れよりも小さくなければならず、また他方ではりOツク
信号fの周期tがデータ信号の1デジットを処理するた
めに必要であるデジタル処理回路pcの処理時間Vに等
しいか、それよりも長くなければならないという要求に
合致するようにされなければならない。したがって、不
等式で示すと次のように表わされる。
波数は数nの選択によって段随的に選択される。この選
択は、一方ではデジット数mとクロック信号fの周期t
の積がシステムクロック信号Fの周期Tに等しいか、そ
れよりも小さくなければならず、また他方ではりOツク
信号fの周期tがデータ信号の1デジットを処理するた
めに必要であるデジタル処理回路pcの処理時間Vに等
しいか、それよりも長くなければならないという要求に
合致するようにされなければならない。したがって、不
等式で示すと次のように表わされる。
T/m≧t≧■
[発明の効果]
集積回路に対してクロック信号が外部クロック発振器か
ら供給され集積回路内で供給段に分配され、したがって
無線障害を生じるような協同スペース要求による接続線
が必要である従来普通に使用されているシステムと比較
して、この発明は非常に大きな効果を生じる。すなわち
、集積回路の個々の部分回路に対してそれぞれカウンタ
2を有する対応するクロック発振器t@が割当てられ、
それ故、長い結線およびそれによる欠点を無くすことが
できる。これは必要なりロック電力の電力分割の観点か
らみても大きな効果である。
ら供給され集積回路内で供給段に分配され、したがって
無線障害を生じるような協同スペース要求による接続線
が必要である従来普通に使用されているシステムと比較
して、この発明は非常に大きな効果を生じる。すなわち
、集積回路の個々の部分回路に対してそれぞれカウンタ
2を有する対応するクロック発振器t@が割当てられ、
それ故、長い結線およびそれによる欠点を無くすことが
できる。これは必要なりロック電力の電力分割の観点か
らみても大きな効果である。
図はこの発明の1実施例のブロック図である。
to・・・クロック発振器、2・・・カウンタ、pc・
・・直列データ処理回路。
・・直列データ処理回路。
Claims (1)
- 【特許請求の範囲】 システムクロック信号で駆動される多デジット用の1以
上のデータ処理回路を備えたモノリシック集積デジタル
回路において、 内部クロック信号を生成するために1より大きい奇数(
n)のリング接続反転段を使用するクロック発振器が−
緒に集積され、 データ処理回路として直列データ処理回路が設けられ、 このデータ処理回路の出力信号のデジット数と序数が同
一であるクロック信号計数カウンタの特定のカウンタ読
取り出力がクロック発振器の停止入力に接続され、 システムクロック信号がカウンタのリセット入力および
データ処理回路の同期入力に接続され、内部クロック信
号の周波数は、一方ではデジットの数と内部クロック信
号の周期の両者の積がシステムクロック信号の周期以下
であり、他方では内部クロック信号の周期がデータ信号
の1デジットを処理するために必要な処理時間の期間以
上であるように前記奇数(n)を選択することによつて
定められることを特徴とするモノリシック集積デジタル
回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP85105578A EP0200797B1 (de) | 1985-05-07 | 1985-05-07 | Monolithisch integrierte Digitalschaltung |
DE85105578.0 | 1985-05-07 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61260316A true JPS61260316A (ja) | 1986-11-18 |
Family
ID=8193483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61104587A Pending JPS61260316A (ja) | 1985-05-07 | 1986-05-07 | モノリシツク集積デジタル回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4763297A (ja) |
EP (1) | EP0200797B1 (ja) |
JP (1) | JPS61260316A (ja) |
CN (1) | CN86101674A (ja) |
DE (1) | DE3572232D1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6227813A (ja) * | 1985-07-29 | 1987-02-05 | Hitachi Ltd | 位相同期方式 |
DE3850096D1 (de) * | 1988-03-19 | 1994-07-14 | Itt Ind Gmbh Deutsche | CMOS-Parallel-Serien-Multiplizierschaltung sowie deren Multiplizier- und Addierstufen. |
US5237699A (en) * | 1988-08-31 | 1993-08-17 | Dallas Semiconductor Corp. | Nonvolatile microprocessor with predetermined state on power-down |
JPH0548446A (ja) * | 1991-08-09 | 1993-02-26 | Sony Corp | 半導体集積回路 |
JPH06195147A (ja) * | 1992-12-23 | 1994-07-15 | Fujitsu Ltd | クロック制御装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5557948A (en) * | 1978-10-25 | 1980-04-30 | Hitachi Ltd | Digital adder |
US4503490A (en) * | 1981-06-10 | 1985-03-05 | At&T Bell Laboratories | Distributed timing system |
JPS5880724A (ja) * | 1981-11-09 | 1983-05-14 | Mitsubishi Electric Corp | タイミング装置 |
JPS58166419A (ja) * | 1982-03-29 | 1983-10-01 | Hitachi Ltd | ワンチツプマイクロコンピユ−タ |
JPS58219625A (ja) * | 1982-06-16 | 1983-12-21 | Oki Electric Ind Co Ltd | クロツク信号発生回路 |
US4613775A (en) * | 1984-06-08 | 1986-09-23 | International Business Machines Corporation | Apparatus or method for stabilizing the frequency of a clock signal generated from an on-chip clock generator |
-
1985
- 1985-05-07 DE DE8585105578T patent/DE3572232D1/de not_active Expired
- 1985-05-07 EP EP85105578A patent/EP0200797B1/de not_active Expired
-
1986
- 1986-03-15 CN CN198686101674A patent/CN86101674A/zh active Pending
- 1986-05-07 US US06/860,559 patent/US4763297A/en not_active Expired - Fee Related
- 1986-05-07 JP JP61104587A patent/JPS61260316A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0200797B1 (de) | 1989-08-09 |
CN86101674A (zh) | 1987-02-25 |
DE3572232D1 (en) | 1989-09-14 |
EP0200797A1 (de) | 1986-11-12 |
US4763297A (en) | 1988-08-09 |
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