JPH03237832A - データ・クロックのタイミング合わせ回路 - Google Patents

データ・クロックのタイミング合わせ回路

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JPH03237832A
JPH03237832A JP2033507A JP3350790A JPH03237832A JP H03237832 A JPH03237832 A JP H03237832A JP 2033507 A JP2033507 A JP 2033507A JP 3350790 A JP3350790 A JP 3350790A JP H03237832 A JPH03237832 A JP H03237832A
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秀樹 佐藤
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正村　俊秀
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  • Manipulation Of Pulses (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル・データ処理装置の入力インター
フェース部において、入力データとディジタル・データ
処理装置間の同期をとるためのデータ・クロックのタイ
ミング合せ回路に関するものである。
（従来の技術） 従来、ディジタル・データ処理装置の入力インターフェ
ース部に使用されているデータクロックのタイ４フフ合
せ回路の一例として、第１図に示すようなものがある。
第１図において、Ａはデータ・サンプリング回路で、正
論理クロックの遅延型フリップフロップ（ＦＦ１ａ）で
構成され、基本クロック入力端子（２）から入力された
基本クロックと同期して、入力データ端子（１）からの
入力データをサンプリングするものである。
Ｂはデータエツジ検出回路で、負論理クロックの遅延型
フリップフロップ（ＦＦ２ａ）と排他的負論理和ゲート
（ＥＸ−ＮＯＲａ　）とから構成され、基本クロックと
同期したデータエツジ検出回路を発生する。
また、Ｃは同期パルス発生回路で、前記データ・エツジ
検出回路（Ｂ）のデータエツジ検出回路をリセット入力
信号とする多段カウンタで構成され、等周期の繰り返し
パルスを発生するものである。なおこの繰り返しパルス
の周期は、入力データの最小単位パルス幅と一致するよ
うに設定されている例が多い。
Ｄは波形整形回路で、ハザード的な信号（「ひげ」と呼
れる。）を取り除くためのもので、正論理クロックの遅
延型フリップフロップ（ＦＦ４ａ）より構成される。
Ｅは出力タイミング回路で、前記波形整形回路（Ｄ）か
ら出力される同期クロ７りと出力データとの出力タイご
ングを合せるためのもので、正論理クロックの遅延型フ
リップフロップ（ＦＦ３ａ）で構成される。
第１図に示された従来のデータクロックタイミング回路
において、入力データ端子（１）より入った入力データ
は、データサンプリング回路（Ａ）でサンプリングされ
た後、データエツジ検出回路（Ｂ）、出力タイミング回
路（Ｅ）を経て、出力データ端子（３）よりディジタル
データ処理装置へ伝送される。
また、基本クロック入力端子（２）より入力された基本
クロックは、この回路の動作基準となるものであり、Ｆ
Ｆ１ａ、　ＦＦ２ａ、　ＣＯＵＮＴａ）　ＦＦ３ａ、　
ＦＦ４ａに供給される。又、ＦＦ１ａにおいては、これ
がサンプリングクロックとなる。
同期パルス発生回路（Ｃ）で発生した繰返しパルスは、
波形整形回路（Ｅ）を経て、同期クロック出力端子（４
）よりディジタルデータ処理装置へ伝送される。
（発明が解決しようとする課Ｎ） 第１図で示す従来のデータ・クロックのタイミング合せ
回路は、入力データ端子（１）からの入力データの最小
単位パルス幅をＬとしたときに入力データがｎＬ（ｎは
自然数）のパルス幅で構成され、基本クロックの同期が
Ｌ／４であったときに、入力データ端子（１）からの入
力波形が信号線の負荷容量等により±１７４Ｌ以上歪ん
でいると同期クロック（４）からの出力は正常な出力を
得られず、入力データのパルス幅歪に対しての許容範囲
が充分でないという解決すべき課題があった。
また、第１図の回路の正常動作を示すタイミングチャー
トを第２図に、第１図の回路の問題点を例示するタイミ
ングチャートを第３図に示す。
この例から明らかに示されるように、■、■において、
同期クロックが発生し得ないという解決すべき課題があ
った。
（課題を解決しようとする手段） 本発明は、前記現状に鑑みてなされたものであって、基
本クロックを上げずに、入力データのパルス幅歪に対す
る許容範囲を向上させ、或は、入力データのパルス幅歪
に対する許容範囲を下げることなく回路の動作クロック
のみを下げたいという要求を解決できるデータ・クロッ
クの５４１７７合せ回路を提供することを目的とするも
ので、第１図の回路を正論理クロックで作動させて得ら
れた出力データ及び同期クロックと、同一の入力データ
を第１図の回路を負論理クロックで動作させて得られた
出力データ及び同期クロックとを論理和演算処理するこ
とにより、前記課題を解決することができる。
（作　用） 本発明においては、データを分岐し、一方を正論理回路
で、他方を負論理回路で処理し、これらを処理後加算す
ることにより、基本クロックを変えることなく、入力デ
ータのパルス幅歪に対する許容範囲を拡大されたり、或
は、入力データのパルス幅歪に対する許容範囲を保ちな
がら、基本クロックを従来の半分の周波数に下げること
ができるので、゛前記課題が解決される。
本発明の作用を表わす一例を第５図に示す。この例で、
第３図では得られないの、６の同期クロックが得られて
いることが明瞭に分かる。
（実施例） 以下、第４図に基づき、本発明を説明する。
第４図は、本発明に係るデータ・サンプリングのタイ湾
ング合せ回路を示すものであって、第４図において、Ａ
はサンプリング回路で、正論理クロックの遅延型フリッ
プフロップ（ＦＦ１ａ）で構成され、基本クロック入力
端子（２）からの入力された基本クロックをサンプリン
グクロックとして入力データ端子（１）からの入力デー
タをサンプリングするものである。
Ｂは、データエツジ検出回路で、基本クロックに同期し
たデータエツジ検出回路を発生するもので、これは負論
理クロックの遅延型フリップフロップ（ＦＦ２ａ）と排
他的負論理和ゲート（ＥＸ−ＮＯＲａ　）とから構成さ
れている。
Ｃは同期パルス発生回路で、上記データエツジ検出回路
（Ｂ）のデータエツジ検出回路をリセット入力信号とす
るカウンタ（ＣＯＵＮＴａ）で構成され、前記遅延型フ
リップフロップ（ＦＦ２ａ　）からの出力と同期した繰
り返しパルスを発生するものである。
Ｄは波形整形回路で、ハザード的な信号（ひげ）を取り
除くためのもので、正論理クロックの遅延型フリップフ
ロップ（ＦＦ４ａ）より構成される。
Ｅは出力タイミング回路で、同期クロックと出力データ
との出力タイミングを合せるものである。
Ｆは反転回路で、以下に述べるＡ’、Ｂ’、Ｃ’の各回
路を負論理に動作させるためのもので、本発明を特徴づ
ける一つである。
Ａ′は、サブデータサンプリング回路で、入力データを
負論理クロックで、サンプリングするものである。
Ｂ′はサブデータエツジ検出回路で、上記サブデータサ
ンプリング回路（Ａ′）の出力データのエツジを検出す
るものである。
Ｃ′はカウンタ（ＣＯＵＮＴｂ）より構成されるサブ同
期パルス発生回路で、前記のサブ・データ・工７ヂ検出
回路（Ｂ°’）からのデータ・エッヂ検出回路をリセッ
ト入力とし、ＦＦ２ｂの出力に同期した繰り返しパルス
を発生する。
ＧはＯＲゲート　（ＯＲ２ｂ）よりなる加算回路で、前
記財期パルス発生回路（Ｃ）とサブ同期パルス発生回路
（Ｇ′）の出力の論理和演算処理を行うものである。
Ｇ′はＯＲゲート（ＯＲ１ｂ）よりなるサブ加算回路で
、前記のＦＦ２ａとＦＦ２ｂの出力の論理和演算処理を
行うものである。
本発明に関るタイ逅ング合わせ回路において、データ入
力端子（１）よりデータが入力されると、データは２つ
に分けられ、一方はデータサンプリング回路（Ａ）に、
他方はサブ・データ・サンプリング回路（Ａ′）に伝送
される。
２つに分けられデータサンプリング回路（Ａ）に伝送さ
れたデータはデータサンプリング回路（Ａ）でサンプリ
ングされた後、２つに分けられ、一方はデータ・エツジ
検出回路（Ｂ）のＦＦ２ａに、他方はＥＸ−ＮＯＲａに
伝送される。
ＦＦ２ａを経たデータはさらに２つに分けられ、方はＥ
Ｘ−ＮＯＲａに入力され、前述０ＦＦ１ａからの出力と
排他的負論理演算処理され、Ｃ０ＵＮＴａのリセ７）信
号入力となる。他方はサブ加算回路に入力され、後述の
ＦＦ２ｂからの出力と論理和演算処理された後ＦＦ３ａ
にて出力タイ旦ングを合わせ出力データ端子（３）より
ディジタル・データ処理装置へ伝送される。
Ｃ０ＵＮＴａより発生した繰り返しパルスは０１？１ｂ
に入力され、後述のＣＯＵＮＴｂの出力と論理和演算処
理され、ＦＦ４ａにて波形整形後同期クロック出力端子
（４）よりディジタル・データ処理装置へ伝送される。
入力データ端子（１）より２つに分けられ、ＦＦ１ｂに
入力されたデータはＦＦ１ｂでサンプリングされた後２
つに分けられ、一方はＦＦ２ｂに、他方はＥＸ−ＮＯＲ
ｂに入力される。　ＦＦ２ｂを経たデータはさらに２つ
に分けられ、一方はＥＸ−ＮＯＲｂに入力され、前述の
ＦＦ１ｂからの出力と排他的負論理和演算処理され、Ｃ
ＯＵＮＴｂのリセット信号入力となって、他方は前述の
サブ加算回路に入力される。ＣＯＵＮＴｂより発生した
繰り返しパルスは前述の０Ｒ１ｂに入力される。
（発明の効果） 本発明は、以上述べた構成及び作用を有するものである
から、次の如き、本発明独特の顕著な効果を有する。
１）クロック（周波数）が従来のものと同一であるにも
かかわらず、データ歪に対しての許容範囲を向上できる
（前記実施例では、１．５倍向上する）。
２）従来と同じデータ歪に対する許容範囲を保ちながら
、クロック（周波数）を半分にすることができる。
３）基本クロックと同期した出力データ、及びこの出力
データと同期した同期クロックが得られるから、入力デ
ータと基本クロックのタイ主ングを考慮に入れずにデジ
タル・データ処理装置の回路を同期式の回路とすること
ができ、回路設計が容易となる。又、この回路では回路
構成素子の伝搬遅延時間は利用していないため、回路動
作を素子の伝搬遅延時間を無視したロジックとして表現
できるため、例えば、コンピュータシェξレーシッンを
必要とする素子（ゲートアレー）を使った回路を設計す
る場合には極めて有効である。
又、この回路はシリアル−パラレル変換回路のようなデ
ータのパルス幅歪が問題となる回路に特に有効である。
【図面の簡単な説明】
第１図は従来のデータ・サンプリングのタイミング合せ
回路を示したものである。 第２図は従来の回路における正常時のタイごングチャー
トである。 第３図は従来の回路における異常時のタイミングチャー
トである。 第４図は本発明に係るデータ・サンプリングのタイミン
グ合せ回路を示したものである。 第５図は本発明の回路におけるタイミングチャートであ
る。 Ａ・・・データサンプリング回路、Ａ′・・・サブデー
タサンプリング回路、Ｂ・・・データエツジ検出回路、
Ｂ′・・・サブデータエツジ検出回路、Ｃ・・・同期パ
ルス発生回路、Ｇ′・・・サブ同期パルス発生回路、Ｅ
・・・出力タイくング回路、Ｆ・・・反転回路、Ｇ・・
・デー夕加算回路、Ｇ′・・・サンプリングクロック加
算回路、１・・・データ入力端子、２・・・基本クロッ
ク入力端子、３・・・データ出力端子、４・・・同期ク
ロック出力端子。

Claims (1)

  1. 【特許請求の範囲】 正論理クロック動作の遅延型フリップフロップ（ＦＦ１
    ａ）で構成され、外部より入力されたデータをディジタ
    ル・データ処理装置より供給された基本クロックに同期
    してサンプリングするデータ・サンプリング回路（Ａ）
    と 負論理クロック動作の遅延型フリップフロップ（ＦＦ２
    ａ）、及び排他的負論理和ゲート（ＥＸ−ＮＯＲａ）よ
    り構成され、上記データ・サンプリング回路からの出力
    データの信号変化を検出し、基本クロックに同期したデ
    ータエッヂ検出信号を出力するデータエッヂ検出回路（
    Ｂ）と 上記データエッヂ検出信号をリセット入力信号とする正
    論理クロック動作のカウンタ（ＣＯＵＮＴａ）で構成さ
    れ、前記遅延型フリップフロップ（ＦＦ２ａ）からの出
    力と同期した繰り返しパルスを発生する同期パルス発生
    回路（Ｃ）と ディジタル・データ処理装置より供給された基本クロッ
    クの一部を分岐し、これを反転する反転回路（Ｆ）と 正論理クロック動作の遅延型フリップフロップ（ＦＦ１
    ｂ）で構成され、入力データ端子（１）より分岐された
    入力データを前述の反転された基本クロックでサンプリ
    ングするサブデータサンプリング回路（Ａ′）と 負論理クロック動作の遅延型フリップフロップ（ＦＦ２
    ｂ）、及び排他的負論理和ゲート（ＥＸ−ＮＯＲｂ）よ
    り構成され、上記サブデータ・サンプリング回路からの
    出力データの信号変化を検出し、前述の反転された基本
    クロックに同期したデータエッヂ検出信号を出力するサ
    ブデータエッヂ検出回路（Ｂ′）と 上記サブデータエッヂ検出回路のデータエッヂ検出信号
    をリセット入力信号とする正論理クロック動作のカウン
    タ（ＣＯＵＮＴｂ）で構成され、前記の遅延型フリップ
    フロップ（ＦＦ２ｂ）からの出力と同期した繰り返しパ
    ルスを発生するサブ同期パルス発生回路（Ｃ′）と 前記同期パルス発生回路（ＣＯＵＮＴａ）の出力とサブ
    同期パルス発生回路（ＣＯＵＮＴｂ）の出力との論理和
    演算処理を行う加算回路（Ｇ）と 前記遅延型フリップフロップ（ＦＦ２ａ、ＦＦ２ｂ）の
    出力の論理和演算処理を行う加算回路（Ｅ′）と前記Ｃ
    ＯＵＮＴａ）及びＣＯＵＮＴｂにおいて、カウント動作
    による出力信号の立ち上がりとリセット信号入力による
    出力信号の立ち下がりが同時に生じハザード的な信号（
    ひげ）が発生するためにこれを取り除くための、正論理
    クロック動作の遅延型フリップフロップ（ＦＦ４ａ）に
    より構成される波形整形回路（Ｄ）と 正論理クロック動作の遅延型フリップフロップ（ＦＦ３
    ａ）により構成され、前記波型整形回路から出力される
    同期クロックと、出力データとの出力タイミングを合わ
    せるための出力タイミング回路（Ｅ）と からなるデータ・クロックのタイミング合わせ回路。
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