JPS63254827A - デコ−ド回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デコード回路、特にデジタル信号のデコード
回路に関する。

〔従来の技術〕

一般に、デコード回路の出力は、フリップフロップのク
ロック信号やラッチゲート信号として用いられることが
多く、スパイクノイズのないクリアーな信号が要求され
る。

従来のデコード回路の一例を第３図、その動作を説明す
るタイミング図を第４図および第５図に示す。

第３図は、ナンド４個と、インバータ２個により構成さ
れるデコーダを示しており、第４図のように、入力信号
ＧとＨの組合せにより、出力信号Ｉ、Ｊ、ＫまたはＬの
内の１本が選択され、“０パの信号が出力される。

〔発明が解決しようとする問題点〕

上述した従来のデコード回路は、第５図に示すタイミン
グ図のように、入力データの２本以上が同時に変化をお
こす場合に、その変化時間のずれにより、本来、変化を
期待していない出力しに、スパイクノイズが発生してし
まい、デコード回路後段の回路に誤動作をおこす可能性
がでてくる。

また、入力変化時には出力をイネーブル状態として、ス
パイクノイズを防止する回路があるが、入力データが変
化する度に、別の制御信号を用いて制御を行わなくては
ならないという欠点がある。

本発明の目的は、入力データの２本以上が同時に変化を
おこしても、別の制御信号を用いることなく出力スパイ
クノイズを防止するデコード回路を提供することにある
。

〔問題点を解決するための手段〕

本発明のデコード回路は、デコーダのそれぞれの入力信
号に対して遅延及び反転して出力を作る遅延回路と、 デコーダの入力信号と対応する遅延回路の出力信号とを
入力信号とする排他的論理和回路と、各排他的論理和回
路の出力信号を入力信号とするアンドゲートと、 アンドゲートの出力をゲート入力とし、デコーダの出力
信号をデータ入力とするラッチとを設けたことを特徴と
する。

〔実施例〕 次に本発明について、図面を参照して説明する。

第１図及び第２図は、本発明の一実施例のデコード回路
のブロック構成図及びその動作を説明するタイミング図
であり、１の２−４デコーダの出力をピットラッチ２の
データ入とし、また、２−４デコーダ１の入力データで
ある信号ＡとＢを、遅延回路３および４と、排他的論理
和回路（以下ＥＸＯＲと記す）５および６と、アンドゲ
ート７を通して、４ビツトラツチ２のゲート入力に入力
する。

以下、このデコード回路について、第２図のタイミング
図を用い動作について説明を行う。

入力変化前の状態では、ＥＸＯＲ５と６の出力は共に１
”であるなめ、ラッチ２はスルー状態であるが、信号Ａ
が変化した時点でＥＸＯＲ６の出力が°°０”になり、
アンドゲート７の出力も０”となり、遅延回路４の出力
が°゛０゛°になるまでラッチは保持状態となる。つま
り、デコード回路は遅延回路の遅延時間分だけ出力保持
状態となる。

また、信号Ｂが変化した時点でＥＸＯＲ５の出力が０°
“になる。そして、信号Ｂの変化が終了した後に出力保
持状態が解除されれば、ラッチはスルー状態となり変化
後の明確な値が出力され、スパイクノイズは出力されな
い。

また、出力保持状態の時間については、遅延回路３と４
により調整できるわけであり、入力タイミングのずれの
大きさに合せて、調整すればよい。

〔発明の効果〕

以上説明したように本発明は、入力データの２本が以上
同時に変化を起しても、別の制御信号を用いることなく
、出力スパイクノイズを防止する効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック構成図、第２図は
本実施例の内部及び出力タイミング図、第３図は従来の
２−４デコ一ド回路および第４図と第５図は第３図のデ
コード回路の出力タイミング図である。 １・・・２−４デコーダ、２・・・４ビツトラツチ、３
．４・・・遅延回路、５．６・・・排他的論理和回路（
ＥＸＯＲ）、７・・・アンドゲート。

Claims (1)

1. 【特許請求の範囲】 デコーダのそれぞれの入力信号に対して遅延及び反転し
   て出力を作る遅延回路と、 デコーダの入力信号と対応する前記遅延回路の出力信号
   とを入力信号とする排他的論理和回路と、 該各排他的論理和回路の出力信号を入力信号とするアン
   ドゲートと、 該アンドゲートの出力をゲート入力とし、前記デコーダ
   の出力信号をデータ入力とするラッチとを設けたことを
   特徴とするデコード回路。