JPH01125016A - セレクト回路 - Google Patents
セレクト回路Info
- Publication number
- JPH01125016A JPH01125016A JP28346587A JP28346587A JPH01125016A JP H01125016 A JPH01125016 A JP H01125016A JP 28346587 A JP28346587 A JP 28346587A JP 28346587 A JP28346587 A JP 28346587A JP H01125016 A JPH01125016 A JP H01125016A
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- JP
- Japan
- Prior art keywords
- output
- latch
- multiplexer
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001934 delay Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセレクト回路に関し、特にデジタル信号のセレ
クト回路に関する。
クト回路に関する。
一般にデジタル信号のセレクト回路は、異なった複数の
入力信号のどれか１つの入力信号を選択し出力する。
入力信号のどれか１つの入力信号を選択し出力する。
しかし、異なった複数の入力信号が同時に変化した場合
、わずかな入力タイミングのずれによってスパイクノイ
ズが発生することがある。
、わずかな入力タイミングのずれによってスパイクノイ
ズが発生することがある。
セレクト回路の出力は、フリップフロップのＣＬＯＣＫ
信号、ラッチのＧＡＴＥ信号として用いられることが多
く、スパイクノイズのないクリアーな信号が要求される
。
信号、ラッチのＧＡＴＥ信号として用いられることが多
く、スパイクノイズのないクリアーな信号が要求される
。
以下、図面を用°いて従来のセレクト回路の詳細につい
て説明する。
て説明する。
従来のセレクト回路の一例を第３図、その動作を説明す
るタンイミングチヤードを第４図に示す。
るタンイミングチヤードを第４図に示す。
第３図は、ＡＮＤ２個とＯＲ１個とインバータ１個によ
り構成されるセレクタであり、入力信号Ｓが０または１
に変化することにより、異なった入力信号Ａ、Ｂどちら
か一方を選択し、０または１を出力する。
り構成されるセレクタであり、入力信号Ｓが０または１
に変化することにより、異なった入力信号Ａ、Ｂどちら
か一方を選択し、０または１を出力する。
第４図は、従来のセレクト回路において発生されるスパ
イクノイズについてのタイミングチャートである。
イクノイズについてのタイミングチャートである。
このスパイクノイズを防止するため、入力変化時に出力
をディスエーブル状態として使用する回路があるが、入
力信号が変化するたびに別の制御信号を用いて制御を行
わなくてはならない。
をディスエーブル状態として使用する回路があるが、入
力信号が変化するたびに別の制御信号を用いて制御を行
わなくてはならない。
上述した従来のセレクト回路は、第４図に示すタイミン
グチャートのように入力信号Ａ、Ｂ、Ｓが同時変化をお
こす場合、その変化時間のずれにより本来変化を期待し
ていない出力Ｃにスパイクノイズが発生し、セレクト回
路の後段の回路が誤動作をおこす可能性がある。
グチャートのように入力信号Ａ、Ｂ、Ｓが同時変化をお
こす場合、その変化時間のずれにより本来変化を期待し
ていない出力Ｃにスパイクノイズが発生し、セレクト回
路の後段の回路が誤動作をおこす可能性がある。
本発明の目的は、複数の入力信号が同時変化してもスパ
イクノイズを防止できるセレクト回路を提供することに
ある。
イクノイズを防止できるセレクト回路を提供することに
ある。
〔問題点を解決するための手段〕
本発明のセレクト回路は
（１）複数の入力信号を有するマルチプレクサ−と（２
）前記マルチプレクサ−の複数の入力信号をそれぞれ遅
延及び反転して出力する反転遅延回路と、前記複数のマ
ルチプレクサ−の入力信号と、それぞれに対応する前記
反転遅延回路の複数の出力信号とをそれぞれ入力信号と
する複数のＥＸＯＲと （３）前記それぞれのＥＸＯＲの出力信号を複数の入力
信号とするＡＮＤと （４）前記ＡＮＤの出力なＧＡＴＥ入力とし、前記マル
チプレクサ−の出力信号をデータ入力とするラッチとで
構成される。
）前記マルチプレクサ−の複数の入力信号をそれぞれ遅
延及び反転して出力する反転遅延回路と、前記複数のマ
ルチプレクサ−の入力信号と、それぞれに対応する前記
反転遅延回路の複数の出力信号とをそれぞれ入力信号と
する複数のＥＸＯＲと （３）前記それぞれのＥＸＯＲの出力信号を複数の入力
信号とするＡＮＤと （４）前記ＡＮＤの出力なＧＡＴＥ入力とし、前記マル
チプレクサ−の出力信号をデータ入力とするラッチとで
構成される。
次に、本発明について図面を参照して説明する。
第１図及び第２図は、本発明の一実施例のセレクト回路
ブロック構成図及びその動作を説明するタイミングチャ
ートである。
ブロック構成図及びその動作を説明するタイミングチャ
ートである。
第１図は２人力１出力のマルチプレクサ−１の出力をス
ルー状態または保持状態にするラッチ２のデータ入力と
し、また前記マルチプレクサ−１の入力データである信
号Ａ、Ｂ、Ｓを反転遅延回路３．４．５、ＥＸＯＲ６，
７，８、ＡＮＤ９を通してラッチ２のＧＡＴＥの入力に
入力する。
ルー状態または保持状態にするラッチ２のデータ入力と
し、また前記マルチプレクサ−１の入力データである信
号Ａ、Ｂ、Ｓを反転遅延回路３．４．５、ＥＸＯＲ６，
７，８、ＡＮＤ９を通してラッチ２のＧＡＴＥの入力に
入力する。
以下、本セレクト回路について第２図のタイミングチャ
ートを用い動作について説明を行う。
ートを用い動作について説明を行う。
デジタル信号のセレクト回路は、異なった複数の入力信
号のどれか１つの入力信号を選択し出力する。
号のどれか１つの入力信号を選択し出力する。
しかし、異なった複数の入力信号が同時に変化した場合
、わずかな入力タイミングのずれによってスパイクノイ
ズが発生することがある。
、わずかな入力タイミングのずれによってスパイクノイ
ズが発生することがある。
これに対し本発明のセレクト回路は、入力変化前の状態
ではＥＸＯ，Ｒ６，７，８の出力は共に１であるためラ
ッチ２はスルー状態であるが、信号Ａが変化した時点で
ＥＸＯＲ６の出力が０になり、ＡＮＤ９の出力もＯとな
り、反転遅延回路３の出力がＯになるまでラッチは保持
状態となる。つまりセレクト回路は遅延回路の遅延時間
分だけ出力保持状態となる。
ではＥＸＯ，Ｒ６，７，８の出力は共に１であるためラ
ッチ２はスルー状態であるが、信号Ａが変化した時点で
ＥＸＯＲ６の出力が０になり、ＡＮＤ９の出力もＯとな
り、反転遅延回路３の出力がＯになるまでラッチは保持
状態となる。つまりセレクト回路は遅延回路の遅延時間
分だけ出力保持状態となる。
そして、信号Ｂの変化が終了した後に出力保持状態が解
除されれば、ラッチはスルー状態となり変化後の明確な
値が出力され、スパイクノイズは発生しない。
除されれば、ラッチはスルー状態となり変化後の明確な
値が出力され、スパイクノイズは発生しない。
また、出力保持状態の時間については反転遅延回路３．
４．５により調整でき、入力タイミングのずれの大きさ
に合わせて調整すればよい。
４．５により調整でき、入力タイミングのずれの大きさ
に合わせて調整すればよい。
以上説明したように本発明は異なった複数の入力データ
が同時変化をおこしても、別の制御信号を用いることな
く出力スパイクノイズを防止できる効果がある。
が同時変化をおこしても、別の制御信号を用いることな
く出力スパイクノイズを防止できる効果がある。
第１図は、本発明の一実施例のセレクト回路のブロック
構成図、第２図は、第１図のセレクト回路の内部及び出
力のタイミングチャート、第３図は、従来のセレクト回
路、第４図は、第３図のセレクト回路の出力タイミング
チャートである。 １・・・・・・２人力１出力マルチブレクサー、２・・
・・・・ラッチ、３，４．５・・・・・・反転遅延回路
、６，７゜８・・・・・・ＥＸＯＲｌ ９・・・・・・
ＡＮＤ。 代理人 弁理士 内 原 音 条／図 条Ｚ図
構成図、第２図は、第１図のセレクト回路の内部及び出
力のタイミングチャート、第３図は、従来のセレクト回
路、第４図は、第３図のセレクト回路の出力タイミング
チャートである。 １・・・・・・２人力１出力マルチブレクサー、２・・
・・・・ラッチ、３，４．５・・・・・・反転遅延回路
、６，７゜８・・・・・・ＥＸＯＲｌ ９・・・・・・
ＡＮＤ。 代理人 弁理士 内 原 音 条／図 条Ｚ図
Claims (1)
- 【特許請求の範囲】 （１）複数の入力信号を有するマルチプレクサーと、（
２）前記マルチプレクサーの複数の入力信号をそれぞれ
遅延及び反転して出力する反転遅延回路と、 （３）前記複数のマルチプレクサーの入力信号とそれぞ
れに対応する前記反転遅延回路の複数の出力信号とをそ
れぞれ入力信号とする複数のＥＸＯＲと、 （４）前記それぞれのＥＸＯＲの出力信号を複数の入力
信号とするＡＮＤと、 （５）前記ＡＮＤの出力をゲート入力とし、前記マルチ
プレクサーの出力信号をデータ入力とするラッチとを備
えることを特徴とするセレクト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283465A JPH0767070B2 (ja) | 1987-11-09 | 1987-11-09 | セレクト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62283465A JPH0767070B2 (ja) | 1987-11-09 | 1987-11-09 | セレクト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01125016A true JPH01125016A (ja) | 1989-05-17 |
| JPH0767070B2 JPH0767070B2 (ja) | 1995-07-19 |
Family
ID=17665899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62283465A Expired - Fee Related JPH0767070B2 (ja) | 1987-11-09 | 1987-11-09 | セレクト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0767070B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5761328A (en) * | 1980-09-30 | 1982-04-13 | Fujitsu Ltd | Detection circuit of coincidence of changing point of two kinds of clock signal |
-
1987
- 1987-11-09 JP JP62283465A patent/JPH0767070B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5761328A (en) * | 1980-09-30 | 1982-04-13 | Fujitsu Ltd | Detection circuit of coincidence of changing point of two kinds of clock signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0767070B2 (ja) | 1995-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |