JPS63166316A - 信号選択回路 - Google Patents
信号選択回路Info
- Publication number
- JPS63166316A JPS63166316A JP61311686A JP31168686A JPS63166316A JP S63166316 A JPS63166316 A JP S63166316A JP 61311686 A JP61311686 A JP 61311686A JP 31168686 A JP31168686 A JP 31168686A JP S63166316 A JPS63166316 A JP S63166316A
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- circuit
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Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
信号選択回路において、選択されたデータを選択された
クロックを用いて論理回路で論理処理を行って得られた
論理回路出力を選択前のクロックに同期させて選択手段
を介して出力させることにより出力信号の伝搬遅延時間
の削減を図るものである。
クロックを用いて論理回路で論理処理を行って得られた
論理回路出力を選択前のクロックに同期させて選択手段
を介して出力させることにより出力信号の伝搬遅延時間
の削減を図るものである。
本発明は信号選択回路３例えばマルチメディア用中継器
に使用する信号選択回路に関するものである。
に使用する信号選択回路に関するものである。
近年、中継器は例えば６４ＫＭｓと２Ｍｂ八と云う様に
伝送速度の異なるディジタル信号を中継できる様になっ
ているが、出力されるディジタル信号の伝搬遅延時間を
できるだけ少なくすることが要望されている。
伝送速度の異なるディジタル信号を中継できる様になっ
ているが、出力されるディジタル信号の伝搬遅延時間を
できるだけ少なくすることが要望されている。
第３図は従来例のブロック図を、第４図は別の従来例の
ブロック図を示す。
ブロック図を示す。
以下、入力データはＤｚＤｚの２種類として第３図、第
４図の動作を説明する。
４図の動作を説明する。
先ず、第３図において、データＤ、及びＤ２とそれぞれ
のデータに同期したクロックＣＫ−１及びＣに−２とが
入力するが、データは外部よりの選択信号で駆動された
選択器２により、クロックは選択器１により選択され２
例えばデータＤ＋とクロックＣＫ−１が論理回路３に加
えられ、データＤ１はクロック（Ｊ−１を用いて論理処
理された後に出力される。
のデータに同期したクロックＣＫ−１及びＣに−２とが
入力するが、データは外部よりの選択信号で駆動された
選択器２により、クロックは選択器１により選択され２
例えばデータＤ＋とクロックＣＫ−１が論理回路３に加
えられ、データＤ１はクロック（Ｊ−１を用いて論理処
理された後に出力される。
又、選択器２及び１でデータＤ２及びクロックＣＫ、２
が選択された場合も、上記と同様に論理回路３に加えら
れ、ここで論理処理された後に出力される。
が選択された場合も、上記と同様に論理回路３に加えら
れ、ここで論理処理された後に出力される。
次に、第４図においては論理回路はクロックに対応して
別々に設けであるので、データＤ１は論理回路３でクロ
ックＣＫ−Ｌを用いて論理処理され、又。
別々に設けであるので、データＤ１は論理回路３でクロ
ックＣＫ−Ｌを用いて論理処理され、又。
データＤ２は論理回路４でクロックＣＫ−２を用いてそ
れぞれ論理処理された後、外部よりの選択信号で駆動さ
れた選択器５により何れか一方の論理処理出力が取り出
される。
れぞれ論理処理された後、外部よりの選択信号で駆動さ
れた選択器５により何れか一方の論理処理出力が取り出
される。
しかし、第３図の場合は論理回路が共通に作られている
が、クロックＣＫ−１だけ又はＣＫ−２だけでしか動作
しない部分があればその部分は共通にできないので別々
に設けなければならず、全て共通の場合に比してその分
だけ回路規模が太き（なる。
が、クロックＣＫ−１だけ又はＣＫ−２だけでしか動作
しない部分があればその部分は共通にできないので別々
に設けなければならず、全て共通の場合に比してその分
だけ回路規模が太き（なる。
又、論理規模に応じてクロックの立上りや立下りが遅れ
るので、これに対応して出力も遅れて伝搬遅延時間が太
きなると云う問題点がある。
るので、これに対応して出力も遅れて伝搬遅延時間が太
きなると云う問題点がある。
第４図の場合は全く別々に作るので全体としては共通部
分が２倍になって回路規模は第３図よりも大きいなると
云う問題点がある。
分が２倍になって回路規模は第３図よりも大きいなると
云う問題点がある。
しかし、この場合の個々の伝搬遅延時間は第３図よりも
小さくなる。
小さくなる。
上記の問題点は第１図に示す信号選択回路により解決さ
れる。
れる。
６は論理回路の出力を選択前のクロ・ツクに同期させる
同期手段であり、７は該同期手段の出力のうち、該選択
前のクロックに同期した論理回路の出力を選択する選択
手段である。
同期手段であり、７は該同期手段の出力のうち、該選択
前のクロックに同期した論理回路の出力を選択する選択
手段である。
本発明は選択されたデータとクロックとが論理回路３に
加えられ、データはここでクロックを用いて論理処理さ
れた後に出力される。
加えられ、データはここでクロックを用いて論理処理さ
れた後に出力される。
ここで、論理回路の出力はこの回路の回路規模に対応し
た伝搬遅延時間を持っているので、同期手段６で選択前
のクロックに同期させた後に選択手段７を介して出力す
ることにより、上記の伝搬遅延時間よりも少ない伝搬遅
延時間を持つ出力が得られると共に、共通回路の為に個
別に設ける場合よりも回路規模が小となる。
た伝搬遅延時間を持っているので、同期手段６で選択前
のクロックに同期させた後に選択手段７を介して出力す
ることにより、上記の伝搬遅延時間よりも少ない伝搬遅
延時間を持つ出力が得られると共に、共通回路の為に個
別に設ける場合よりも回路規模が小となる。
第２図は本発明の実施例のブロック図である。
向、全図を通じて同一符号は同一対象物を示す。
以下、データ及びクロックはそれぞれ２系列として第２
図により本発明の実施例の動作を説明する。
図により本発明の実施例の動作を説明する。
図において、クロックＣＫ−１とこのクロックに同期し
たデータＤ、及びクロックＣＫ−２とこのクロックに同
期したデータＤ２が入力すると、外部より入力した選択
信号で駆動された選択器１及び２により例えばクロック
ＣＫ−１とデータＤ、が選択されて論理回路３に加えら
れる。
たデータＤ、及びクロックＣＫ−２とこのクロックに同
期したデータＤ２が入力すると、外部より入力した選択
信号で駆動された選択器１及び２により例えばクロック
ＣＫ−１とデータＤ、が選択されて論理回路３に加えら
れる。
そこで、データＤ、はクロックＣＫ−１を用いて論理処
理された後に出力されてＤタイプフリップフロップ（以
下、ローＦＦと省略する）６１と６２に加えられ、選択
前のクロックで打ち抜かれてＣＫ−１に同期した。
理された後に出力されてＤタイプフリップフロップ（以
下、ローＦＦと省略する）６１と６２に加えられ、選択
前のクロックで打ち抜かれてＣＫ−１に同期した。
即ち立上り一致した伝搬遅延時間の少ないデータＤ、が
ＣＫ−１側を選択した選択器７１を介して出力される。
ＣＫ−１側を選択した選択器７１を介して出力される。
ここで、論理回路３は共通回路だから別々に設ける場合
に比して全体の回路規模は小さくなる。
に比して全体の回路規模は小さくなる。
尚、クロックＣＫ−２とデータＤ２に対しても同様に動
作する。
作する。
以上詳細に説明した様に、本発明によれば回路規模が小
さくなると共に、出力信号の伝搬遅延時間が少な（なる
と云う効果がある。
さくなると共に、出力信号の伝搬遅延時間が少な（なる
と云う効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例のブロック図、第３図は従来例
のブロック図、 第４図は別の従来例のブロック図を示す。 図において、 １．２，５．７１は選択器、 ３．４は論理回路、 ６は同期手段、 ７は選択手段、 ６Ｌ ６２はＤ−ＦＦを示ず。 第 １ 図 本発明の実施例のブロフク図
のブロック図、 第４図は別の従来例のブロック図を示す。 図において、 １．２，５．７１は選択器、 ３．４は論理回路、 ６は同期手段、 ７は選択手段、 ６Ｌ ６２はＤ−ＦＦを示ず。 第 １ 図 本発明の実施例のブロフク図
Claims (1)
- 【特許請求の範囲】 入力する複数のデータ系列とクロック系列の中から選択
したデータを選択したクロックを用いて論理処理を行う
論理回路（３）において、 該論理回路の出力を選択前のクロックに同期させる同期
手段（６）と、 該同期手段の出力のうち、該選択前のクロックに同期し
た論理回路の出力を選択する選択手段（７）とを有する
ことを特徴とする信号選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311686A JPS63166316A (ja) | 1986-12-27 | 1986-12-27 | 信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311686A JPS63166316A (ja) | 1986-12-27 | 1986-12-27 | 信号選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63166316A true JPS63166316A (ja) | 1988-07-09 |
Family
ID=18020245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311686A Pending JPS63166316A (ja) | 1986-12-27 | 1986-12-27 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63166316A (ja) |
-
1986
- 1986-12-27 JP JP61311686A patent/JPS63166316A/ja active Pending
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