JPH04106798A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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- JPH04106798A JPH04106798A JP2224781A JP22478190A JPH04106798A JP H04106798 A JPH04106798 A JP H04106798A JP 2224781 A JP2224781 A JP 2224781A JP 22478190 A JP22478190 A JP 22478190A JP H04106798 A JPH04106798 A JP H04106798A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100113633 Arabidopsis thaliana CKL9 gene Proteins 0.000 description 1
- 101000614627 Homo sapiens Keratin, type I cytoskeletal 13 Proteins 0.000 description 1
- 102100040487 Keratin, type I cytoskeletal 13 Human genes 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路等におけるシフトレジスタ回
路、特に、データとクロックとのスキューを改善したシ
フトレジスタ回路に関するものである。
路、特に、データとクロックとのスキューを改善したシ
フトレジスタ回路に関するものである。
（従来技術〉
従来、このような分野の技術としては、シリング／ビラ
ブ「トランジスタとＩＣのための電子回路（■〉」改訂
第２版（１９７９）マグロウヒル好学社Ｐ、６１２−６
１４に記載されるようなものがあった。以下、その構成
を第２図を用いて説明する。
ブ「トランジスタとＩＣのための電子回路（■〉」改訂
第２版（１９７９）マグロウヒル好学社Ｐ、６１２−６
１４に記載されるようなものがあった。以下、その構成
を第２図を用いて説明する。
第２図は、従来のシフトレジスタ回路の一構成例を示す
機能ブロック図である。
機能ブロック図である。
このシフトレジスタ回路は、入力端子Ｄｉ、Ｄ２、Ｃ３
，Ｃ４及び出力端子Ｑｌ、Ｑ２．Ｑ３Ｑ４をそれぞれ有
する遅延型フリップフロップ（以下、Ｄ−ＦＦという＞
１．２．３．４を備え、それらＤ−ＦＦＩ〜４が、デー
タＤｉ入力用の入力端子１ａと出力端子１ｂとの間に縦
続接続されている。Ｄ−ＦＦＩ、２，３．４は、クロッ
ク信号ＣＫの立ち上がりに同期してデータＤｉを取り込
み、クロック信号ＣＫの１クロック分だけ遅らせてデー
タＤｏを出力する機能を有している。さらに、各Ｄ−Ｆ
Ｆ３．〜４の７０ツク端子Ｃ１，Ｃ２、Ｃ３，Ｃ４は、
シフトレジスタ回路のクロッり端子１ｃに共通接続され
ている。
，Ｃ４及び出力端子Ｑｌ、Ｑ２．Ｑ３Ｑ４をそれぞれ有
する遅延型フリップフロップ（以下、Ｄ−ＦＦという＞
１．２．３．４を備え、それらＤ−ＦＦＩ〜４が、デー
タＤｉ入力用の入力端子１ａと出力端子１ｂとの間に縦
続接続されている。Ｄ−ＦＦＩ、２，３．４は、クロッ
ク信号ＣＫの立ち上がりに同期してデータＤｉを取り込
み、クロック信号ＣＫの１クロック分だけ遅らせてデー
タＤｏを出力する機能を有している。さらに、各Ｄ−Ｆ
Ｆ３．〜４の７０ツク端子Ｃ１，Ｃ２、Ｃ３，Ｃ４は、
シフトレジスタ回路のクロッり端子１ｃに共通接続され
ている。
このシフトレジスタ回路は、次のような動作を行なう。
各Ｄ−ＦＦ１〜４において、データＤｉが低レベル（以
下を“し”という）、あるいは高レベル（以下を“Ｈ”
という）に確定されている状態で、クロック端子１ｃか
らクロック信号ＣＫを１パルス入力すると、Ｄ−ＦＦＩ
、２．３．４は、各出力端子Ｑ１．Ｑ２．Ｑ３．Ｑ４か
らデータ５１３２、Ｓ３．Ｓ４をそれぞれ出力する。即
ち、１パルスのクロック信号ＣＫの入力によって入力さ
れるデータが、入力側から出力側へ一段分シフトされる
。このようにして均等に配分されるクロック信号ＣＫの
立ち上がり毎に、データＤｉが順次シフトされ出力端子
１ｂから出力される。
下を“し”という）、あるいは高レベル（以下を“Ｈ”
という）に確定されている状態で、クロック端子１ｃか
らクロック信号ＣＫを１パルス入力すると、Ｄ−ＦＦＩ
、２．３．４は、各出力端子Ｑ１．Ｑ２．Ｑ３．Ｑ４か
らデータ５１３２、Ｓ３．Ｓ４をそれぞれ出力する。即
ち、１パルスのクロック信号ＣＫの入力によって入力さ
れるデータが、入力側から出力側へ一段分シフトされる
。このようにして均等に配分されるクロック信号ＣＫの
立ち上がり毎に、データＤｉが順次シフトされ出力端子
１ｂから出力される。
（発明が解決しようとする課題）
しかしながら、このような構成のシフトレジスタ回路で
は、半導体集積回路の高速化、高密度化により大規模化
していく場合に、Ｄ−ＦＦを構成する素子の伝搬遅延時
間や素子間の遅延時間が、大きな問題になってくる。即
ち、素子の伝搬遅延時間や素子間の遅延時間によりクロ
ック信号ＣＫの１周期の間にデータがシフトされないと
、データＤｉの状態の変化点（”Ｈ”レベルから“Ｌ”
レベル、または“Ｌ“レベルから“Ｈ″レベルで、クロ
ック信号ＣＫが立ち上がる可能性があり、シフトレジス
タ回路の誤動作を招く原因となる。
は、半導体集積回路の高速化、高密度化により大規模化
していく場合に、Ｄ−ＦＦを構成する素子の伝搬遅延時
間や素子間の遅延時間が、大きな問題になってくる。即
ち、素子の伝搬遅延時間や素子間の遅延時間によりクロ
ック信号ＣＫの１周期の間にデータがシフトされないと
、データＤｉの状態の変化点（”Ｈ”レベルから“Ｌ”
レベル、または“Ｌ“レベルから“Ｈ″レベルで、クロ
ック信号ＣＫが立ち上がる可能性があり、シフトレジス
タ回路の誤動作を招く原因となる。
そこで、クロック信号ＣＫを入力するタイミングが、デ
ータＤｉのセットアツプタイムにほぼ゛同期して得られ
るような最大公約的な所定時間を設定し、素子の伝搬遅
延時間や素子間の遅延時間の短縮を図ることによってク
ロック信号ＣＫとデータＤｉとのスキューの最大値を極
力小さくすることが必要となる。ところが素子の伝搬遅
延時間や各素子間の遅延時間の短縮は、その素子の配置
設計からは技術面で限界があり、半導体集積回路の製造
の上でもその対応が極めて困難であった。
ータＤｉのセットアツプタイムにほぼ゛同期して得られ
るような最大公約的な所定時間を設定し、素子の伝搬遅
延時間や素子間の遅延時間の短縮を図ることによってク
ロック信号ＣＫとデータＤｉとのスキューの最大値を極
力小さくすることが必要となる。ところが素子の伝搬遅
延時間や各素子間の遅延時間の短縮は、その素子の配置
設計からは技術面で限界があり、半導体集積回路の製造
の上でもその対応が極めて困難であった。
本発明は、前記従来技術が持っていた課題として、各段
でのＤ−ＦＦのスキューの最小化が困難な点について解
決したシフトレジスタ回路を提供するものである。
でのＤ−ＦＦのスキューの最小化が困難な点について解
決したシフトレジスタ回路を提供するものである。
（課題を解決するための手段）
本発明は、前記課題を解決するために、クロック信号に
基づき入力データを入力し、該入力データを所定タイミ
ングで順次シフトさせる複数段縦続接続されたＤ−ＦＦ
を有するシフトレジスタ回路において、前記各Ｄ−ＦＦ
の間に、次段のＤ−ＦＦに入力される前記クロック信号
を所定時間、遅延させるためのバッファ等のクロック遅
延手段を、それぞれ設けたものである。
基づき入力データを入力し、該入力データを所定タイミ
ングで順次シフトさせる複数段縦続接続されたＤ−ＦＦ
を有するシフトレジスタ回路において、前記各Ｄ−ＦＦ
の間に、次段のＤ−ＦＦに入力される前記クロック信号
を所定時間、遅延させるためのバッファ等のクロック遅
延手段を、それぞれ設けたものである。
（作用）
本発明によれば、以上のようにシフトレジスタ回路を構
成したので、クロック遅延手段は、次段のＤ−ＦＦに入
力されるクロック信号を所定時間、遅延させる。これに
より、複数段のＤ−ＦＦのどの段でも入力データとクロ
ック信号とのスキューの変化が小さくなり、入力データ
のシフトが的確になり、入力データの高速処理が行われ
る。
成したので、クロック遅延手段は、次段のＤ−ＦＦに入
力されるクロック信号を所定時間、遅延させる。これに
より、複数段のＤ−ＦＦのどの段でも入力データとクロ
ック信号とのスキューの変化が小さくなり、入力データ
のシフトが的確になり、入力データの高速処理が行われ
る。
従って、前記課題を解決できるのである。
（実施例）
第１図は、本発明の一実施例を示すシフトレジスタ回路
の構成ブロック図である。
の構成ブロック図である。
このシフトレジスタ回路は、入力データＤｉ入力用の入
力端子１１ａを有し、その入力端子１１ａがＤ−ＦＦＩ
Ｉの入力端子Ｄｌｌに接続されている。Ｄ−ＦＦＩＩは
、入力端子１１ａが接続された入力端子Ｄｌｌの他に、
データＳｌｌ出力用の出力端子Ｑ１１、及びタロツク信
号ＣＫＩＩ入力用のクロック端子Ｃ１ｌを備えている。
力端子１１ａを有し、その入力端子１１ａがＤ−ＦＦＩ
Ｉの入力端子Ｄｌｌに接続されている。Ｄ−ＦＦＩＩは
、入力端子１１ａが接続された入力端子Ｄｌｌの他に、
データＳｌｌ出力用の出力端子Ｑ１１、及びタロツク信
号ＣＫＩＩ入力用のクロック端子Ｃ１ｌを備えている。
さらに、Ｄ−ＦＦＩＩの出力端子ＱｌｌにはＤ−ＦＦ１
２の入力端子Ｄ１２が接続されている。
２の入力端子Ｄ１２が接続されている。
Ｄ−ＦＦ１２は、Ｄ−ＦＦ１１の出力端子Ｑ１１に接続
されたデータＳｌｌ入力用の入力端子Ｄ１２、データＳ
１２出力用の出力端子Ｑ１２、及びクロック信号ＣＫ１
２人肉用のクロック端子Ｃ１２を備えている。そして、
その出力端子Ｑ１２がＤ−ＦＦ１３の入力端子Ｄ１３に
接続されている。
されたデータＳｌｌ入力用の入力端子Ｄ１２、データＳ
１２出力用の出力端子Ｑ１２、及びクロック信号ＣＫ１
２人肉用のクロック端子Ｃ１２を備えている。そして、
その出力端子Ｑ１２がＤ−ＦＦ１３の入力端子Ｄ１３に
接続されている。
Ｄ−ＦＦ１３は、Ｄ−ＦＦ１２の出力端子Ｑ１２が接続
されたデータ３１２人力用の入力端子Ｄ１３、データＳ
１３出力用の出力端子Ｑ１３、及びクロック信号ＣＫ１
３人肉用のクロック端子Ｃ１３を備えている。そして、
その出力端子Ｑ１３が最終段であるＤ−ＦＦ１４の入力
端子Ｄ１４に接続されている。
されたデータ３１２人力用の入力端子Ｄ１３、データＳ
１３出力用の出力端子Ｑ１３、及びクロック信号ＣＫ１
３人肉用のクロック端子Ｃ１３を備えている。そして、
その出力端子Ｑ１３が最終段であるＤ−ＦＦ１４の入力
端子Ｄ１４に接続されている。
Ｄ−ＦＦ１４は、Ｄ−ＦＦ１３の出力端子Ｑ１３が接続
されたデータ３１３人力用の入力端子Ｄ１４、出力端子
Ｑ１４、及びクロック信号ＣＫＩ４人力用のクロック端
子Ｃ１４を備えている。そして、その出力端子Ｑ１４が
出力データＤ○出力用の出力端子１４ａに接続されてい
る。
されたデータ３１３人力用の入力端子Ｄ１４、出力端子
Ｑ１４、及びクロック信号ＣＫＩ４人力用のクロック端
子Ｃ１４を備えている。そして、その出力端子Ｑ１４が
出力データＤ○出力用の出力端子１４ａに接続されてい
る。
ここで、各Ｄ−ＦＦＩ１．１２．１３．１４は、入力さ
れるクロック信号に基づき、データを取り込み、伝搬遅
延時間ｔ１を要して、１クロック分遅延させて出力する
機能を有している。
れるクロック信号に基づき、データを取り込み、伝搬遅
延時間ｔ１を要して、１クロック分遅延させて出力する
機能を有している。
また、クロック端子Ｃ１１，１２間、クロック端子Ｃ１
２，１３間、及びクロック端子Ｃ１３゜１４間には、ク
ロック信号ＣＫＩＬ ＣＫ１２ＣＫ１Ｂを所定時間１０
だけ遅延するためのタロツク遅延手段であるバッファ１
５，１６．１７がそれぞれ接続されている。
２，１３間、及びクロック端子Ｃ１３゜１４間には、ク
ロック信号ＣＫＩＬ ＣＫ１２ＣＫ１Ｂを所定時間１０
だけ遅延するためのタロツク遅延手段であるバッファ１
５，１６．１７がそれぞれ接続されている。
なお、所定時間ｔｏ≧Ｄ−ＦＦＩＩ〜１４の伝搬遅延時
間ｔ１であるように設定されているものとする。
間ｔ１であるように設定されているものとする。
このシフトレジスタ回路は、次のような動作を行なう。
第３図は第１図のタイミングチャートであり、この図を
参照しつつ第１図の動作を説明する。
参照しつつ第１図の動作を説明する。
時刻Ｔｏにおける各Ｄ−ＦＦ１１〜１４は、データＤｉ
が“Ｌ”レベル、あるいは゛Ｈ゛°レベルにセットされ
ている。
が“Ｌ”レベル、あるいは゛Ｈ゛°レベルにセットされ
ている。
この時刻ＴＯで、クロック信号ＣＫＩＩか入力されると
、該クロック信号ＣＫＩＩの立ち下がりで、Ｄ−ＦＦ１
１は、入力端子Ｄｉ上のデータを取り込み、伝搬遅延時
間ｔｌ後にデータＳｌｌを出力端子Ｑｌｌに出力する。
、該クロック信号ＣＫＩＩの立ち下がりで、Ｄ−ＦＦ１
１は、入力端子Ｄｉ上のデータを取り込み、伝搬遅延時
間ｔｌ後にデータＳｌｌを出力端子Ｑｌｌに出力する。
一方、バッファ１５のＩ１に到達したクロック信号ＣＫ
ＩＩは、所定時間ｔｏだけ遅れたクロック信号ＣＫ１２
となり、Ｄ−ＦＦ１２のクロック入力端子Ｃ１２および
バッファ１６の１２に出力される。このとき、１０＝ｔ
ｌの場合は、データＳｌｌとクロック信号ＣＫ１１とは
、Ｄ−ＦＦ１２のデータ入力端子Ｄ１２とクロック入力
端子Ｃ１２とにそれぞれ同時に入力される。ｔ○＞ｔｌ
の場合は、データＳｌｌがＤ−ＦＦ１２の入力端子Ｄ１
２に到達した後に、クロック信号ＣＫ１２か、クロック
入力端子Ｃ１２に入力される。
ＩＩは、所定時間ｔｏだけ遅れたクロック信号ＣＫ１２
となり、Ｄ−ＦＦ１２のクロック入力端子Ｃ１２および
バッファ１６の１２に出力される。このとき、１０＝ｔ
ｌの場合は、データＳｌｌとクロック信号ＣＫ１１とは
、Ｄ−ＦＦ１２のデータ入力端子Ｄ１２とクロック入力
端子Ｃ１２とにそれぞれ同時に入力される。ｔ○＞ｔｌ
の場合は、データＳｌｌがＤ−ＦＦ１２の入力端子Ｄ１
２に到達した後に、クロック信号ＣＫ１２か、クロック
入力端子Ｃ１２に入力される。
このクロック信号ＣＫ１２によってＤ−ＦＦＩ２は、Ｄ
−ＦＦ１１の出力端子Ｑｌｌ上のデータＳｌｌを取り込
み、伝搬遅延時間ｔｌ後にデータＳ１２を出力端子Ｑ１
２に出力する。一方、バッファ１６の１２に到達したク
ロック信号ＣＫ１２は、所定時間ｔｏ＋ｔｏだけ遅れた
クロック信号ＣＫ１３となり、Ｄ−ＦＦ１３のクロック
入力端子Ｃ１３およびバッファ１７の丁３に出力される
。
−ＦＦ１１の出力端子Ｑｌｌ上のデータＳｌｌを取り込
み、伝搬遅延時間ｔｌ後にデータＳ１２を出力端子Ｑ１
２に出力する。一方、バッファ１６の１２に到達したク
ロック信号ＣＫ１２は、所定時間ｔｏ＋ｔｏだけ遅れた
クロック信号ＣＫ１３となり、Ｄ−ＦＦ１３のクロック
入力端子Ｃ１３およびバッファ１７の丁３に出力される
。
Ｄ−ＦＦ１３．’１４の動作については、前記ＤＦＦＩ
Ｉ、１２の場合と同様である。
Ｉ、１２の場合と同様である。
この実施例によれば、以上のようにシフトレジスタ回路
を構成したので、次のような作用、効果を奏する。
を構成したので、次のような作用、効果を奏する。
＜ａ ＞クロック信号ＣＫは、バッファ１５．１６１７
による所定時間１０だけ、遅延して各Ｄ−ＦＦｉｌ〜１
４に入力されるので、該Ｄ−ＦＦ、ｌｉ〜１４の伝搬遅
延時間［１との同期か得られ、複数段のどの段でも位相
がほぼ一致し、入力データのシフトか的確になり、入力
データの高速処理か行われる。
による所定時間１０だけ、遅延して各Ｄ−ＦＦｉｌ〜１
４に入力されるので、該Ｄ−ＦＦ、ｌｉ〜１４の伝搬遅
延時間［１との同期か得られ、複数段のどの段でも位相
がほぼ一致し、入力データのシフトか的確になり、入力
データの高速処理か行われる。
（ｂ ）次段のＤ−ＦＦにおける入力データとクロック
信号のスキューが最小化されたことにより、全体回路の
配置にあたっては、段間による遅延差を考慮すればよく
、簡略化される。
信号のスキューが最小化されたことにより、全体回路の
配置にあたっては、段間による遅延差を考慮すればよく
、簡略化される。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものかある。
が可能である。その変形例としては、例えば次のような
ものかある。
（１）クロック遅延手段は、上記実施例のバッファ１５
．１６．１７に代えて遅延線等を用いてもよい。
．１６．１７に代えて遅延線等を用いてもよい。
（２＞Ｄ−ＦＦは、クロック信号ＣＫの立ち上がりに同
期させるようにしても、上記実施例とほぼ同様の作用、
効果が得られる。
期させるようにしても、上記実施例とほぼ同様の作用、
効果が得られる。
（３）第１図では、Ｄ−ＦＦを４段に構成したが、４段
以上の複数段で構成することにより、この発明の利点が
顕著にされ、このシフトレジスタ回路の高速処理性が高
められる。
以上の複数段で構成することにより、この発明の利点が
顕著にされ、このシフトレジスタ回路の高速処理性が高
められる。
（発明の効果）
以上、詳細に説明したように本発明によれば、各Ｄ−Ｆ
Ｆの間に、次段のＤ−ＦＦに入力されるクロック信号を
所定時間、遅延させるためのクロック遅延手段を、それ
ぞれ設けたので、次段のＤ−ＦＦのデータ入力とクロッ
ク入力は、それぞれの前段のＤ−ＦＦのデータ出力と、
クロック遅延手段の出力から得られ、従ってスキューの
変化を小さくでき、シフトレジスタ動作の高速化が期待
できる。
Ｆの間に、次段のＤ−ＦＦに入力されるクロック信号を
所定時間、遅延させるためのクロック遅延手段を、それ
ぞれ設けたので、次段のＤ−ＦＦのデータ入力とクロッ
ク入力は、それぞれの前段のＤ−ＦＦのデータ出力と、
クロック遅延手段の出力から得られ、従ってスキューの
変化を小さくでき、シフトレジスタ動作の高速化が期待
できる。
第１図は本発明の実施例を示すシフトレジスタ回路の構
成ブロック図、第２図は従来のシフトレジスタ回路の構
成ブロック図、第３図は第１図のタイミングチャートで
ある。 １１．１２．１３．１４・・・Ｄ−ＦＦ、 １５．１
６．１７・・・クロック遅延手段、 り信号、 Ｄｉ・・・入力データ、 ＣＫ・・・クロッ ℃０・・・所定時間。
成ブロック図、第２図は従来のシフトレジスタ回路の構
成ブロック図、第３図は第１図のタイミングチャートで
ある。 １１．１２．１３．１４・・・Ｄ−ＦＦ、 １５．１
６．１７・・・クロック遅延手段、 り信号、 Ｄｉ・・・入力データ、 ＣＫ・・・クロッ ℃０・・・所定時間。
Claims (1)
- 【特許請求の範囲】 クロック信号に基づき入力データを入力し、該入力デ
ータを所定のタイミングで順次シフトさせる複数段縦続
接続された遅延型フリップフロップを有するシフトレジ
スタ回路において、 前記各遅延型フリップフロップの間に、 次段の遅延型フリップフロップに入力される前記クロッ
ク信号を所定時間、遅延させるためのクロック遅延手段
を、それぞれ設けたことを特徴とするシフトレジスタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224781A JPH04106798A (ja) | 1990-08-27 | 1990-08-27 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224781A JPH04106798A (ja) | 1990-08-27 | 1990-08-27 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106798A true JPH04106798A (ja) | 1992-04-08 |
Family
ID=16819109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224781A Pending JPH04106798A (ja) | 1990-08-27 | 1990-08-27 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106798A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4409371A1 (de) * | 1993-03-18 | 1994-09-22 | Fujitsu Ltd | Logische Schaltung mit Mehrfachstufen-Master-Slave-D-Flipflops |
| WO1996000965A1 (de) * | 1994-06-29 | 1996-01-11 | Oce Printing Systems Gmbh | Schaltungsanordnung mit wenigstens einer schaltungseinheit wie einem register, einer speicherzelle, einer speicheranordnung oder dergleichen |
| EP2212996A1 (en) * | 2007-09-24 | 2010-08-04 | QUALCOMM Incorporated | Delay circuits matching delays of synchronous circuits |
-
1990
- 1990-08-27 JP JP2224781A patent/JPH04106798A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4409371A1 (de) * | 1993-03-18 | 1994-09-22 | Fujitsu Ltd | Logische Schaltung mit Mehrfachstufen-Master-Slave-D-Flipflops |
| WO1996000965A1 (de) * | 1994-06-29 | 1996-01-11 | Oce Printing Systems Gmbh | Schaltungsanordnung mit wenigstens einer schaltungseinheit wie einem register, einer speicherzelle, einer speicheranordnung oder dergleichen |
| EP2212996A1 (en) * | 2007-09-24 | 2010-08-04 | QUALCOMM Incorporated | Delay circuits matching delays of synchronous circuits |
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