JPH01114120A - 信号合成回路 - Google Patents
信号合成回路Info
- Publication number
- JPH01114120A JPH01114120A JP62272214A JP27221487A JPH01114120A JP H01114120 A JPH01114120 A JP H01114120A JP 62272214 A JP62272214 A JP 62272214A JP 27221487 A JP27221487 A JP 27221487A JP H01114120 A JPH01114120 A JP H01114120A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- output signal
- signal
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 9
- 238000003786 synthesis reaction Methods 0.000 title claims abstract description 9
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 4
- 230000001360 synchronised effect Effects 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 239000002131 composite material Substances 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号合成回路に間し、特にハザードのない出力
信号を得ることのできる半導体集積回路による信号合成
回路に関する。
信号を得ることのできる半導体集積回路による信号合成
回路に関する。
従来、この種の信号合成回路は、第５図に示すように、
クロックＣＬＫを入力とし同期した出力信号Ａ、Ｂ、Ｃ
を出力する同期分周回路１と、出力信号Ｂ、Ｃを入力と
し出力信号Ｂ２ 、Ｃ２を出力するＤフリップ７０ツブ
（以下、Ｄ−ＦＦと記す）６’、７と、出力信号Ａと８
２と０２との論理和をとるＯＲ回路２とを含んで構成さ
れていた。
クロックＣＬＫを入力とし同期した出力信号Ａ、Ｂ、Ｃ
を出力する同期分周回路１と、出力信号Ｂ、Ｃを入力と
し出力信号Ｂ２ 、Ｃ２を出力するＤフリップ７０ツブ
（以下、Ｄ−ＦＦと記す）６’、７と、出力信号Ａと８
２と０２との論理和をとるＯＲ回路２とを含んで構成さ
れていた。
ここで、第５図に示す信号合成回路のＤ−ＦＦ６．７を
削除したときの、同期分周回路１の出力信号Ａ、Ｂ、Ｃ
の論理和をとった合成出力信号Ｘに発生するハザード（
パルス信号の立上り立下りのタイミング時における論理
動作の不安定現象）について説明する。
削除したときの、同期分周回路１の出力信号Ａ、Ｂ、Ｃ
の論理和をとった合成出力信号Ｘに発生するハザード（
パルス信号の立上り立下りのタイミング時における論理
動作の不安定現象）について説明する。
第６図は同期分周回路の出力信号を直接論理和したとき
の動作を説明するための波形図である。
の動作を説明するための波形図である。
第６図において、ハザードのでる可能性があるのは時間
ｔ１及びｔ２である。即ち、時間先〇において出力信号
Ａ、Ｂの信号の立上りが遅れるか、又は、出力信号Ｃの
信号の立下りが早いと、出力信号Ａ、Ｂ、Ｃの出力が全
て低レベルの状態になりＯＲ回路２の合成出力信号Ｘが
低レベルに変化する。時間ｔ２においても同様である。
ｔ１及びｔ２である。即ち、時間先〇において出力信号
Ａ、Ｂの信号の立上りが遅れるか、又は、出力信号Ｃの
信号の立下りが早いと、出力信号Ａ、Ｂ、Ｃの出力が全
て低レベルの状態になりＯＲ回路２の合成出力信号Ｘが
低レベルに変化する。時間ｔ２においても同様である。
理想的に、ＯＲ回路２に入力する出力信号Ａ。
Ｂ、Ｃに遅れがないとしたときの合成出力信号Ｘに対し
、実際ではノイズが入ることになる。このようなバザー
ドがあると、合成出力信号Ｘを入力する後段の回路の誤
動作の原因となったり、又、この誤動作を防ぐために、
余分な回路を必要とすることになり、設計が煩雑になり
、素子数も増える。
、実際ではノイズが入ることになる。このようなバザー
ドがあると、合成出力信号Ｘを入力する後段の回路の誤
動作の原因となったり、又、この誤動作を防ぐために、
余分な回路を必要とすることになり、設計が煩雑になり
、素子数も増える。
そこで、第５図に示すように、周期分周回路１の出力信
号Ｂ、ＣにＤ−ＦＦ６，７を挿入している。
号Ｂ、ＣにＤ−ＦＦ６，７を挿入している。
Ｄ−ＦＦ６．７により出力信号Ｂ、Ｃはそれぞれ波形の
立上り及び立下り時間に遅れを生じる。
立上り及び立下り時間に遅れを生じる。
いま、時間ｔ１において出力信号Ｃの立下り時間が遅れ
ると、第５図に示すＤ−ＦＦ７の出力信号Ｃ２の高レベ
ルである時間と出力信号Ａ、Ｂ２の高レベルになってい
る時間が重なり合い、前述したハザードが発生するのを
防ぐことができる。
ると、第５図に示すＤ−ＦＦ７の出力信号Ｃ２の高レベ
ルである時間と出力信号Ａ、Ｂ２の高レベルになってい
る時間が重なり合い、前述したハザードが発生するのを
防ぐことができる。
〔発明が解決しようとする問題点〕
上述した従来の信号合成回路は、Ｄ−ＦＦを用いるので
素子数が多くなるという欠点がある。
素子数が多くなるという欠点がある。
本発明の信号合成回路は、クロックに同期した複数個の
出力信号を有する同期分周回路と、前記出力信号のうち
選択された少くとも１個の出力信号を入力とするシュミ
ット回路と、該シュミット回路に入力されない前記同期
分周回路の出力信号と前記シュミット回路の出力とを合
成する論理回路とを含んで構成される。
出力信号を有する同期分周回路と、前記出力信号のうち
選択された少くとも１個の出力信号を入力とするシュミ
ット回路と、該シュミット回路に入力されない前記同期
分周回路の出力信号と前記シュミット回路の出力とを合
成する論理回路とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図に示すように、クロックＣＬＫを入力とし同期し
た出力信号Ａ、Ｂ、Ｃを出力する同期分周回路１と、出
力信号Ｂ、Ｃを入力とし遅延された出力信号Ｂｔ、Ｃｔ
を出力するシュミット回路３．４と、出力信号Ａ、Ｂｌ
、ＣＩの論理和をとり合成出力信号Ｘを出力するＯＲ
回路２とを含む。
た出力信号Ａ、Ｂ、Ｃを出力する同期分周回路１と、出
力信号Ｂ、Ｃを入力とし遅延された出力信号Ｂｔ、Ｃｔ
を出力するシュミット回路３．４と、出力信号Ａ、Ｂｌ
、ＣＩの論理和をとり合成出力信号Ｘを出力するＯＲ
回路２とを含む。
第２図は第１図の実施例の動作を説明するための各出力
信号の波形図である。以下に、第１図の実施例′の動作
について第２図を参照して説明する。
信号の波形図である。以下に、第１図の実施例′の動作
について第２図を参照して説明する。
同期分周回路１の出力信号Ａ、Ｂ、ＣはクロックＣＬＫ
に同期している。出力信号Ｂ及びＣはそれぞれシュミッ
ト回路３，４に入力されており、シュミット回路３，４
の出力信号Ｂ１．Ｃｔ及び同期分周回路１の出力信号Ａ
を入力とするＯＲ回路２により出力信号を合成し、合成
出力信号Ｘを作成している。
に同期している。出力信号Ｂ及びＣはそれぞれシュミッ
ト回路３，４に入力されており、シュミット回路３，４
の出力信号Ｂ１．Ｃｔ及び同期分周回路１の出力信号Ａ
を入力とするＯＲ回路２により出力信号を合成し、合成
出力信号Ｘを作成している。
いま、出力信号Ｂの入力されているシュミット回路３の
出力信号Ｂの立上り時におけるしきい電圧をｖ）、立下
り時におけるしきい電圧を■、とすると、シュミット回
路３の出力信号Ｂｌは、第２図に示すように、立上りで
遅れ時間ｔＰＨ１立下りで遅れ時間ｔｐｔを持つ、出力
信号Ｃ及びＣ１についても同様である。
出力信号Ｂの立上り時におけるしきい電圧をｖ）、立下
り時におけるしきい電圧を■、とすると、シュミット回
路３の出力信号Ｂｌは、第２図に示すように、立上りで
遅れ時間ｔＰＨ１立下りで遅れ時間ｔｐｔを持つ、出力
信号Ｃ及びＣ１についても同様である。
ハザードの可能性のある時間ｔ１では、出力信号Ａの波
形の立上りに対し、出力信号Ｃ１の波形の立下りが遅れ
るため、時間ｔＩではハザードは発生しない、又、時間
ｔ２では、出力信号Ａの波形の立上りに対し、出力信号
８１波形の立下りが遅れるため、ハザードは発生しない
、このように、合成出力信号Ｘにハザードのない良好な
出力信号を得ることができる。
形の立上りに対し、出力信号Ｃ１の波形の立下りが遅れ
るため、時間ｔＩではハザードは発生しない、又、時間
ｔ２では、出力信号Ａの波形の立上りに対し、出力信号
８１波形の立下りが遅れるため、ハザードは発生しない
、このように、合成出力信号Ｘにハザードのない良好な
出力信号を得ることができる。
従って、従来のＤ−ＦＦの代りに２個のトランジスタで
構成できるシュミット回路を用いることにより、素子数
を従来の１／２以下にすることができる。
構成できるシュミット回路を用いることにより、素子数
を従来の１／２以下にすることができる。
第３図は本発明の第２の実施例のブロック図である。
第３図に示すように、第２の実施例は上述した第。１図
の第１の実施例の論理回路をＡＮＤ回路８とし、２個の
シュミット回路の代りに出力信号Ａを入力とするシュミ
ット回路５に１換えている。
の第１の実施例の論理回路をＡＮＤ回路８とし、２個の
シュミット回路の代りに出力信号Ａを入力とするシュミ
ット回路５に１換えている。
第４図は第３図の第２の実施例の動作を説明するための
各出力信号の波形図である。
各出力信号の波形図である。
第４図に示すように、ハザードを生じる可能性のある時
間ｔ、及びｔ４においても、ＡＮＤ回路８に入力するシ
ュミット回路５の出力信号Ａ工の遅れにより、ＡＮＤ回
路８の出力の合成出力信号Ｘ１にハザードが発生するこ
とを防いでいる。
間ｔ、及びｔ４においても、ＡＮＤ回路８に入力するシ
ュミット回路５の出力信号Ａ工の遅れにより、ＡＮＤ回
路８の出力の合成出力信号Ｘ１にハザードが発生するこ
とを防いでいる。
第２の実施例では、第１の実施例より更に素子数を少く
できる利点がある。
できる利点がある。
以上説明したように本発明は、少くとも１個のシュミッ
ト回路をクロックに同期した複数の出力信号回路に設け
、論理回路へ入力する信号の一部に遅延を与えて、ハザ
ードのない良好な合成出力信号を合成することにより、
従来のＤ−ＦＦを用いた回路に比べて１／２以下に素子
数を減らすことができるので、半導体集積回路の集積度
を高めることができる効果がある。
ト回路をクロックに同期した複数の出力信号回路に設け
、論理回路へ入力する信号の一部に遅延を与えて、ハザ
ードのない良好な合成出力信号を合成することにより、
従来のＤ−ＦＦを用いた回路に比べて１／２以下に素子
数を減らすことができるので、半導体集積回路の集積度
を高めることができる効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図の第１の実施例の動作を説明するための各出力信
号の波形図、第３図は本発明の第２の実施例のブロック
図、第４図は第３図の第２の実施例の動作を説明するた
めの各出力信号の波形図、第５図は従来の信号合成回路
の一例のブロック図、第６図は同期分周回路の出力信号
を直接論理和したときの動作を説明するための各出力信
号の波形図である。 １・・・同期分周回路、２・・・ＯＲ回路、３〜５・・
・シュミット回路、６，７・・・２Ｄ−ＦＦ、８・・・
ＡＮＤ回路、ＣＬＫ・・・クロック、Ａ、Ｂ、Ｃ・・・
同期分周回路の出力信号、Ａ１．Ｂｌ 、Ｂ２ 、Ｃ１
，Ｃ２・・・遅延された出力信号、Ｘ、Ｘ、・・・合成
出力信号。
第１図の第１の実施例の動作を説明するための各出力信
号の波形図、第３図は本発明の第２の実施例のブロック
図、第４図は第３図の第２の実施例の動作を説明するた
めの各出力信号の波形図、第５図は従来の信号合成回路
の一例のブロック図、第６図は同期分周回路の出力信号
を直接論理和したときの動作を説明するための各出力信
号の波形図である。 １・・・同期分周回路、２・・・ＯＲ回路、３〜５・・
・シュミット回路、６，７・・・２Ｄ−ＦＦ、８・・・
ＡＮＤ回路、ＣＬＫ・・・クロック、Ａ、Ｂ、Ｃ・・・
同期分周回路の出力信号、Ａ１．Ｂｌ 、Ｂ２ 、Ｃ１
，Ｃ２・・・遅延された出力信号、Ｘ、Ｘ、・・・合成
出力信号。
Claims (1)
- クロックに同期した複数個の出力信号を有する同期分周
回路と、前記出力信号のうち選択された少くとも１個の
出力信号を入力とするシュミット回路と、該シュミット
回路に入力されない前記同期分周回路の出力信号と前記
シュミット回路の出力とを合成する論理回路とを含むこ
とを特徴とする信号合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272214A JP2594580B2 (ja) | 1987-10-27 | 1987-10-27 | 信号合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272214A JP2594580B2 (ja) | 1987-10-27 | 1987-10-27 | 信号合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01114120A true JPH01114120A (ja) | 1989-05-02 |
| JP2594580B2 JP2594580B2 (ja) | 1997-03-26 |
Family
ID=17510700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272214A Expired - Lifetime JP2594580B2 (ja) | 1987-10-27 | 1987-10-27 | 信号合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594580B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8816759B2 (en) | 2012-12-28 | 2014-08-26 | Fujitsu Semiconductor Limited | Electric circuit and semiconductor device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4858763A (ja) * | 1971-11-24 | 1973-08-17 | ||
| JPS4920507U (ja) * | 1972-05-23 | 1974-02-21 | ||
| JPS5034448A (ja) * | 1973-07-31 | 1975-04-02 | ||
| JPS52157744U (ja) * | 1976-05-26 | 1977-11-30 | ||
| JPS57204740U (ja) * | 1981-06-23 | 1982-12-27 | ||
| JPS60223227A (ja) * | 1984-04-18 | 1985-11-07 | Rohm Co Ltd | デジタルパルス幅変調回路 |
-
1987
- 1987-10-27 JP JP62272214A patent/JP2594580B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4858763A (ja) * | 1971-11-24 | 1973-08-17 | ||
| JPS4920507U (ja) * | 1972-05-23 | 1974-02-21 | ||
| JPS5034448A (ja) * | 1973-07-31 | 1975-04-02 | ||
| JPS52157744U (ja) * | 1976-05-26 | 1977-11-30 | ||
| JPS57204740U (ja) * | 1981-06-23 | 1982-12-27 | ||
| JPS60223227A (ja) * | 1984-04-18 | 1985-11-07 | Rohm Co Ltd | デジタルパルス幅変調回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8816759B2 (en) | 2012-12-28 | 2014-08-26 | Fujitsu Semiconductor Limited | Electric circuit and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594580B2 (ja) | 1997-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6242953B1 (en) | Multiplexed synchronization circuits for switching frequency synthesized signals | |
| JP2909740B2 (ja) | 位相整合回路 | |
| US5230013A (en) | PLL-based precision phase shifting at CMOS levels | |
| JPH1174734A (ja) | 位相検出器 | |
| JP2002055732A (ja) | デスキュー回路を有するクロック生成器 | |
| US7884661B2 (en) | Clock generator circuit, method of clock generating, and data output circuit using the clock generating circuit and method | |
| US6617894B2 (en) | Circuits and methods for generating internal clock signal of intermediate phase relative to external clock | |
| US6249157B1 (en) | Synchronous frequency dividing circuit | |
| JPH01114120A (ja) | 信号合成回路 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JPS61227423A (ja) | 同期回路 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JPH04106798A (ja) | シフトレジスタ回路 | |
| JPH0738398A (ja) | クロック切替回路 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JPH04174013A (ja) | クロックジェネレータ | |
| KR940003771Y1 (ko) | 글리치 방지용 동기회로 | |
| JPS63316569A (ja) | 同期装置 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH04186913A (ja) | エッジ検出回路 | |
| JPH0738544A (ja) | クロック乗せ換え回路 | |
| JPH09130235A (ja) | ディジタルｐｌｌ回路 | |
| JPS63106029A (ja) | 同期制御回路 | |
| JPH03282805A (ja) | クロック信号切換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |