JPS60223227A - デジタルパルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、デジタルパルス幅変調回路の波形整形に関
する。

このデジタルパルス幅変ｌｉｔ　（Ｐｕｌｓｅ　Ｗｉｄ
ｔｈ　ＭｏｄｕＩａｔｉｏｎ）回路（以下単にＰＷＭ回
路という）は、入力信号が持つ情報をパルス幅に対応さ
せて変調する回路であり、このパルスにデジタルデータ
を入力し、その出力′を低域フィルタで平滑化すれば、
デジタルデータをアナログ信号に変換できる。したがっ
て、ＰＷＭ回路は、デジタル・アナログ変換回路を構成
でき、このような方式のデジタル・アナログ変換回路は
、たとえば、モータのデジタル方式サーボコントロール
装置の出力インターフェイスに用いることができる。

第１図はＰＷＭ回路の構成を示している。入力端子２に
はクロックパルスｆＣＬＫが加えられ、パルスジェネレ
ータ４は、このクロックパルスに応答して発生頻度が順
次クロックパルス周期の２倍ずつ異なる量子パルスを発
生する。

一方、デジタルデータ出力回路６は、被変換データを出
力する手段であり、その出力データは２ビツト以上の複
数（Ｎ）ビット情報を発生し、ＬＳＢはその最下位ビッ
ト、ＭＳＢはその最高位ビットを示す。

これら量子パルスおよび被変換データは、パルス合成回
路８に加えられ、量子パルスは被変換データに基づいて
合成され、ＰＷＭ出力が形成される。すなわち、パルス
合成回路８には、各ビットごとの量子パルスおよび被変
換データの論理積を取るＡＮＤ回路１０＋、１０ｚ　・
・・ＩＯＮが設置されているとともに、これらＡＮＤ回
路１０重、１０２　・・・ＩＯＮの出力を合成するＯＲ
回路１２が設置されている。このパルス合成回路８でｆ
Ｊう、れたＰＷＭ出力は、ＯＲ回路１２の出力によって
得られ、出力端子１４から取り出される。

このようなＰＷＭ回路では、パルスジェネレータ４の内
部ゲートやパルス合成回路８にパルス遅延が存在すると
、そのＰＷＭ出力のパルス幅を変化させるとともに、不
要パルスであるハザードが発生し、デジタル・アナログ
変換特性の積分直線性および微分直線性の悪化を来すな
どの不都合を生じる。

第２図はその動作波形を示し、Ａは入力端子２に加えら
れるクロックパルスｆｃＬｘ、Ｂ、ＣおよびＤはパルス
ジェネレータ４の出力パルスを示す。この場合、Ｂ、Ｃ
およびＤは、３ビツトのパルスジェネレータ４を想定し
ているので、ＢはＭＳＢ、、ＤはＬＳＢとなっている。

この場合、第２図において、ｄｌ、ｄ２、ｄ３は、パル
スジェネレータ４の内部ゲートやパルス合成回路８のパ
ルス遅延量を示している。

このため、Ｅ＋　、Ｅ２　、Ｅ３　、Ｅ４　、Ｅｓ　、
Ｅ６およびＥ７に示すＰＷＭ出力において、Ｅｓ　（１
０１）、Ｅ６　（１１０）およびＥ７　（１１１）にハ
ザードが発生している。

この発明は、不要なパルス発生を除き、精度の高いＰＷ
Ｍ出力を形成することを目的とする。

すなわち、この発明は、クロックパルス入力に応答し発
生頻度が順次クロックパルス周期の所定倍ずつ異なる量
子化パルスを発生するパルス発生手段と、前記量子化パ
ルスと被変換データとの論理積に基づき得られた変換パ
ルスを合成するパルス合成手段とを有するデジタルパル
ス幅変調回路において、基準クロックパルスを分周して
前記クロックパルス入力を与えるとともに、前記パルス
合成手段の出力パルスの発生タイミングを基準クロック
パルスの非トリガ点に同期させ少なくとも基準クロック
パルス単位で遅延させる波形整形回路を設置し、不要な
パルス発生を除き、精度の高いＰＷＭ出力を形成するこ
とを特徴とするものである。

以下、この発明を図面に示した実施例を参照して詳細に
説明する。

第３図はこの発明のデジタルパルス幅変調回路の実施例
を示し、第１図に示す回路と同一部分には同一符号を付
しである。

第３図において、このＰＷＭ回路は、パルス遅延量・レ
ータ４の前段部とパルス合成回路８の出力部間に、波形
整形回路１６を設置したものである。

すなわち、パルスジェネレータ４の前段に分周回路とし
てＴフリップフロップ回路１８　（以下Ｔ−ＦＦ回路１
８という）を設置するとともに、ＯＲ回路１２の後段に
パルス遅延回路としてＤフリップフロップ回路２０　（
以下Ｄ　−Ｆ　Ｆ回路２０という）を設置し、このＤ−
ＦＦ回路２０のクロック入力にインバータ２２で反転さ
せた基準クロックパルスｆｌＮを与え、ＰＷＭ出力を出
力端子２４からＤ−ＦＦ回路の出力Ｑで取り出すように
している。

以上の構成に基づき、その動作を説明する。

この場合、第１図に示ずＰＷＭ回路と同一のパルスジェ
ネレータ４を用いているため、この実施例では、第４図
Ｆに示すように、基準クロックパルスｆｌＮは、パルス
ジェネレータ４に加える第２図Ａに示すクロックパルス
ｆｃＬにに対して２倍周波数に設定されている。

Ｔ−ＦＦ回路１８は、第４図Ｆに示す基準クロックパル
スの前縁と同期してその分周出力、すなわち、第２図Ａ
に示すクロックパルスｆＣＬＫを発生ずる。

パルスジェネレータ４は、このクロックパルスｒｃｔに
に応答して発生頻度が順次クロックパルス周期の２倍ず
つ異なる量子パルスを発生する。

これに対して、デジタルデータ出力回路６は、被変換デ
ータを出力する手段であり、その出力データは２ビット
以上の複数（Ｎ）ピント情報を発生ずる。

これら量子パルスおよび被変換データは、ＡＮＤ回路１
０＋、１０ｚ　・・・１０ｓでビットごとに論理積が取
られ、その論理積パルスはＯＲ回路１２で合成され、第
４図ＥＩないしＥ７は、その合成出力を示し、その合成
出力は、Ｄ−ＦＦ回路２０のデータ人力りとなる。

このＩ）−ＦＦ回路２０のクロック人力Ｃには、基準ク
ロックパルスｆｌＮがインバータ２２で反転されて加え
られている。すなわち、Ｄ−ＦＦ回路２０は、基準クロ
ックパルスｆｌＮの非トリガ点、すなわち立ち下がり点
でトリガされている。

このため、ＯＲ回路１２の出力パルスに対してＤ−ＦＦ
回路２０のＱ出力によって出力端子２４に発生するＰＷ
Ｍ出力は、第４図ＣＩ　、Ｇ　２　、Ｇ　３、Ｇ４、Ｇ
５、Ｇ６、Ｇ７に示すように、基準クロックパルスｆｌ
Ｈの１パルス幅分の遅延が生じているが、第４図Ｅ５、
Ｅ６およびＥ７と、Ｇ５、Ｇ６およびＧ７との比較から
明らかなように、ハザードを除くことができる。

すなわぢ、基準クロックパルスｆｌＮの１／２周期以内
のハザードは、完全に除去でき、デジタル・アナログ変
換特性の積分直線性および微分直線性を改善することが
できる。

以上説明したように、この発明によれば、ＰＷＭ出力中
に含まれる不要パルスを除き、精度の高いパルスを形成
することができ、デジタル・アナログ変換特性の積分直
線性および微分直線性を改善できる。

【図面の簡単な説明】

第１図は基本的なＰＷＭ回路を示すブロック図、第２図
はその動作波形を示す説明図、第３図はこの発明のデジ
タルパルス幅変調回路の実施例を示す説明図、第４図は
その動作波形を示す説明図である。 ４・・・パルス発生手段としてのパルスジェネレータ、
６・・・デジタルデータ出力回路、８・・・パルス合成
手段としてのパルス合成回路、１６・・・波形整形回路
、１８・・・分周回路としてのＴ−ＦＦ回路、２０・・
・・遅延回路としてのＤ−ＦＦ回路。 第１図

Claims (1)

1. 【特許請求の範囲】 （１１クロックパルス入力に応答し発生頻度が順次クロ
   ックパルス周期の所定倍ずつ異なる量子化パルスを発生
   するパルス発生手段と、前記量子化パルスと被変換デー
   タとの論理積に基づき得られた変換パルスを合成するパ
   ルス合成手段とを有するデジタルパルス幅変調回路にお
   いて、基準クロックパルスを分周して前記クロックパル
   ス入力を与えるとともに、前記パルス合成手段の出力パ
   ルスの発生タイミングを基準クロックパルスの非トリガ
   点に同期させ少なくとも基準クロックパルス単位で遅延
   させる波形整形回路を設置したことを特徴とするデジタ
   ルパルス幅変調回路。 （２）　前記波形整形回路は、基準クロックパルスを分
   周して前記パルス発生手段に加える所定周期のクロック
   パルスを形成する分周回路と、前記パルス発生手段の出
   力パルスをデータ入力、基準クロックパルスの反転出力
   をクロック入力とする遅延形フリップフロンプ回路とか
   ら構成したことを特徴とする特許請求の範囲第１項に記
   載のデジタルパルス幅変調回路。