JPH0572772B2 - - Google Patents
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- JPH0572772B2 JPH0572772B2 JP59078892A JP7889284A JPH0572772B2 JP H0572772 B2 JPH0572772 B2 JP H0572772B2 JP 59078892 A JP59078892 A JP 59078892A JP 7889284 A JP7889284 A JP 7889284A JP H0572772 B2 JPH0572772 B2 JP H0572772B2
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- 230000002194 synthesizing effect Effects 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000003786 synthesis reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、デジタルパルス幅変調回路の波形
整形に関する。
整形に関する。
このデジタルパルス幅変調（Pulse Width
Modulation）回路（以下単にPWM回路という）
は、入力信号が持つ情報をパルス幅に対応させて
変調する回路であり、このPWM回路にデジタル
データを入力し、その出力を低域フイルタで平滑
化すれば、デジタルデータをアナログ信号に変換
できる。したがつて、PWM回路は、デジタル・
アナログ変換回路を構成でき、このような方式の
デジタル・アナログ変換回路は、たとえば、モー
タのデジタル方式サーボコントロール装置の出力
インターフエイスに用いることができる。
Modulation）回路（以下単にPWM回路という）
は、入力信号が持つ情報をパルス幅に対応させて
変調する回路であり、このPWM回路にデジタル
データを入力し、その出力を低域フイルタで平滑
化すれば、デジタルデータをアナログ信号に変換
できる。したがつて、PWM回路は、デジタル・
アナログ変換回路を構成でき、このような方式の
デジタル・アナログ変換回路は、たとえば、モー
タのデジタル方式サーボコントロール装置の出力
インターフエイスに用いることができる。
第１図は、このようなPWM回路の構成を示
す。入力端子２にはクロツクパルスfCLKが加えら
れ、パルスジエネレータ４は、このクロツクパル
スfCLKに応答して発生頻度が順次クロツクパルス
周期の２倍ずつ異なつた量子パルスを発生する。
す。入力端子２にはクロツクパルスfCLKが加えら
れ、パルスジエネレータ４は、このクロツクパル
スfCLKに応答して発生頻度が順次クロツクパルス
周期の２倍ずつ異なつた量子パルスを発生する。
一方、デジタルデータ出力回路６は、被変換デ
ータパルスを表すパルス即ち被変換データパルス
を出力する手段であり、その出力データパルスは
２ビツト以上の複数(N)ビツト情報を発生し、
LSBはその最下位ビツト、MSBはその最高位ビ
ツトを示す。
ータパルスを表すパルス即ち被変換データパルス
を出力する手段であり、その出力データパルスは
２ビツト以上の複数(N)ビツト情報を発生し、
LSBはその最下位ビツト、MSBはその最高位ビ
ツトを示す。
これら量子パルスおよび被変換データパルス
は、パルス合成回路８に加えられ、量子パルスは
被変換データパルスに基づいて合成され、PWM
出力が形成される。すなわち、パルス合成回路８
には、各ビツトごとの量子パルスおよび被変換デ
ータパルスの論理積を取るAND回路１０1，１０
２……１０Nが設置されているとともに、これら
AND回路１０1，１０2……１０Nの出力を合成す
るOR回路１２が設置されている。このパルス合
成回路８で得られたPWM出力は、OR回路１２
の出力によつて得られ、出力端子１４から取り出
される。
は、パルス合成回路８に加えられ、量子パルスは
被変換データパルスに基づいて合成され、PWM
出力が形成される。すなわち、パルス合成回路８
には、各ビツトごとの量子パルスおよび被変換デ
ータパルスの論理積を取るAND回路１０1，１０
２……１０Nが設置されているとともに、これら
AND回路１０1，１０2……１０Nの出力を合成す
るOR回路１２が設置されている。このパルス合
成回路８で得られたPWM出力は、OR回路１２
の出力によつて得られ、出力端子１４から取り出
される。
このようなPWM回路では、パルスジエネレー
タ４の内部ゲートやパルス合成回路８にパルス遅
延が存在すると、そのPWM出力のパルス幅を変
化させるとともに、不要パルスであるハザードが
発生し、デジタル・アナログ変換特性の積分直線
性および微分直線性の悪化を来すなどの不都合を
生じる。
タ４の内部ゲートやパルス合成回路８にパルス遅
延が存在すると、そのPWM出力のパルス幅を変
化させるとともに、不要パルスであるハザードが
発生し、デジタル・アナログ変換特性の積分直線
性および微分直線性の悪化を来すなどの不都合を
生じる。
次に、第２図はこのPWM回路の動作波形を示
し、Ａは入力端子２に加えられるクロツクパルス
fCLK，Ｂ，ＣおよびＤはパルスジエネレータ４の
出力パルスを示す。この場合、Ｂ，ＣおよびＤ
は、３ビツトのパルスジエネレータ４を想定して
いるので、ＢはMSB、ＤはLSBとなつている。
し、Ａは入力端子２に加えられるクロツクパルス
fCLK，Ｂ，ＣおよびＤはパルスジエネレータ４の
出力パルスを示す。この場合、Ｂ，ＣおよびＤ
は、３ビツトのパルスジエネレータ４を想定して
いるので、ＢはMSB、ＤはLSBとなつている。
第２図において、d1，d2，d3は、パルスジエネ
レータ４の内部ゲートやパルス合成回路８のパル
ス遅延量を示す。
レータ４の内部ゲートやパルス合成回路８のパル
ス遅延量を示す。
このため、E1，E2，E3，E4，E5，E6およびE7
に示すPWM出力において、E5（101）、E6（110）
およびE7（111）にハザードが発生している。
に示すPWM出力において、E5（101）、E6（110）
およびE7（111）にハザードが発生している。
そこで、この発明は、不要なパルス発生を除
き、精度の高いPWM出力が得られるデジタルパ
ルス幅変調回路の提供を目的とする。
き、精度の高いPWM出力が得られるデジタルパ
ルス幅変調回路の提供を目的とする。
すなわち、この発明のデジタルパルス幅変調回
路は、基準クロツクパルスを分周して所定周期の
クロツクパルスに変換するフリツプフロツプ回路
１８と、このフリツプフロツプ回路で得られた前
記クロツクパルスが加えられ、該クロツクパルス
に同期するとともに、順次そのクロツクパルス周
期の所定倍ずつ発生頻度が異なる量子パルスを発
生するパルス発生手段（パルスジエネレータ４）
と、被変換データパルスを発生するデジタルデー
タ出力回路６と、このデジタルデータ出力回路で
得られる被変換データパルスと前記パルス発生手
段で得られた前記量子パルスとを、前記被変換デ
ータパルスのビツト毎に設置されたAND回路１
０1，１０2……１０Nを以て論理積を取り、各
AND回路の出力をOR回路１２を通して合成する
パルス合成手段（パルス合成回路８）と、このパ
ルス合成手段の出力パルスがデータ入力に加えら
れるととに、前記基準クロツクパルスがインバー
タ２２により反転されてクロツク入力に加えら
れ、前記パルス合成手段の出力パルスの発生タイ
ミングを基準クロツクパルスの立下りに同期させ
て少なくとも前記基準クロツクパルスの単位で遅
延させることにより、被変換データパルスによつ
て変調されたパルスを発生するＤ−フリツプフロ
ツプ回路２０とを備えて成るものである。
路は、基準クロツクパルスを分周して所定周期の
クロツクパルスに変換するフリツプフロツプ回路
１８と、このフリツプフロツプ回路で得られた前
記クロツクパルスが加えられ、該クロツクパルス
に同期するとともに、順次そのクロツクパルス周
期の所定倍ずつ発生頻度が異なる量子パルスを発
生するパルス発生手段（パルスジエネレータ４）
と、被変換データパルスを発生するデジタルデー
タ出力回路６と、このデジタルデータ出力回路で
得られる被変換データパルスと前記パルス発生手
段で得られた前記量子パルスとを、前記被変換デ
ータパルスのビツト毎に設置されたAND回路１
０1，１０2……１０Nを以て論理積を取り、各
AND回路の出力をOR回路１２を通して合成する
パルス合成手段（パルス合成回路８）と、このパ
ルス合成手段の出力パルスがデータ入力に加えら
れるととに、前記基準クロツクパルスがインバー
タ２２により反転されてクロツク入力に加えら
れ、前記パルス合成手段の出力パルスの発生タイ
ミングを基準クロツクパルスの立下りに同期させ
て少なくとも前記基準クロツクパルスの単位で遅
延させることにより、被変換データパルスによつ
て変調されたパルスを発生するＤ−フリツプフロ
ツプ回路２０とを備えて成るものである。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第３図は、この発明のデジタルパルス幅変調回
路の実施例を示し、第１図に示す回路と同一部分
には同一符号を付してある。
路の実施例を示し、第１図に示す回路と同一部分
には同一符号を付してある。
このPWM回路には、パルスジエネレータ４の
前段部とパルス合成回路８の出力部との間に、波
形整形回路１６が設置されている。すなわち、パ
ルスジエネレータ４の前段には、分周回路を成す
Ｔフリツプフロツプ回路１８（以下Ｔ−FF回路
１８という）が設置され、また、OR回路１２の
後段には、パルス遅延回路を成すＤフリツプフロ
ツプ回路２０（以下Ｄ−FF回路２０という）が
設置される。このＤ−FF回路２０には、そのデ
ータ入力ＤにOR回路１２の出力パルス、そのク
ロツク入力Ｃに基準クロツクパルスfINをインバ
ータ２２で反転させた反転基準クロツクパルスが
加えられ、PWM出力として出力端子２４からＤ
−FF回路２０の出力Ｑが取り出される。
前段部とパルス合成回路８の出力部との間に、波
形整形回路１６が設置されている。すなわち、パ
ルスジエネレータ４の前段には、分周回路を成す
Ｔフリツプフロツプ回路１８（以下Ｔ−FF回路
１８という）が設置され、また、OR回路１２の
後段には、パルス遅延回路を成すＤフリツプフロ
ツプ回路２０（以下Ｄ−FF回路２０という）が
設置される。このＤ−FF回路２０には、そのデ
ータ入力ＤにOR回路１２の出力パルス、そのク
ロツク入力Ｃに基準クロツクパルスfINをインバ
ータ２２で反転させた反転基準クロツクパルスが
加えられ、PWM出力として出力端子２４からＤ
−FF回路２０の出力Ｑが取り出される。
以上の構成に基づき、その動作を説明する。
この場合、第１図を示すPWM回路と同一のパ
ルスジエネレータ４を用いているため、この実施
例では、第４図のＦに示すように、基準クロツク
パルスfINは、パルスジエネレータ４に加える第
２図のＡに示すクロツクパルスfCLKに対して２倍
周波数に設定されている。
ルスジエネレータ４を用いているため、この実施
例では、第４図のＦに示すように、基準クロツク
パルスfINは、パルスジエネレータ４に加える第
２図のＡに示すクロツクパルスfCLKに対して２倍
周波数に設定されている。
Ｔ−FF回路１８は、第４図のＦに示す基準ク
ロツクパルスfINの前縁と同期してその分周出力、
すなわち、第２図のＡに示すクロツクパルスfCLK
を発生する。
ロツクパルスfINの前縁と同期してその分周出力、
すなわち、第２図のＡに示すクロツクパルスfCLK
を発生する。
パルスジエネレータ４は、このクロツクパルス
fCLKに応答して発生頻度がクロツクパルス周期の
２倍に対応して順次異なる量子パルスを発生す
る。
fCLKに応答して発生頻度がクロツクパルス周期の
２倍に対応して順次異なる量子パルスを発生す
る。
これに対して、デジタルデータ出力回路６は、
被変換データパルスを出力する手段であり、その
パルスは２ビツト以上の複数(N)ビツト情報を表し
ている。
被変換データパルスを出力する手段であり、その
パルスは２ビツト以上の複数(N)ビツト情報を表し
ている。
これら量子パルスおよび被変換データパルス
は、AND回路１０1，１０2……１０Nでビツトご
とに論理積が取られ、その論理積パルスはOR回
路１２で合成され、第４図のE1ないしE7は、そ
の合成出力を示し、この合成出力は、Ｄ−FF回
路２０のデータ入力Ｄとなる。
は、AND回路１０1，１０2……１０Nでビツトご
とに論理積が取られ、その論理積パルスはOR回
路１２で合成され、第４図のE1ないしE7は、そ
の合成出力を示し、この合成出力は、Ｄ−FF回
路２０のデータ入力Ｄとなる。
このＤ−FF回路２０のクロツク入力Ｃには、
基準クロツクパルスfINがインバータ２２で反転
されて加えられている。すなわち、Ｄ−FF回路
２０は、基準クロツクパルスfINの立下り点でト
リガされている。このため、OR回路１２の出力
パルスに対してＤ−FF回路２０のＱ出力によつ
て出力端子２４に発生するPWM出力は、第４図
のG1，G2，G3，G4，G5，G6，G7に示すように、
基準クロツクパルスfINの１パルス幅分の遅延が
生じているが、第４図のE5，E6およびE7と、G5，
G6およびG7との比較から明らかなように、ハザ
ードを除くことができる。
基準クロツクパルスfINがインバータ２２で反転
されて加えられている。すなわち、Ｄ−FF回路
２０は、基準クロツクパルスfINの立下り点でト
リガされている。このため、OR回路１２の出力
パルスに対してＤ−FF回路２０のＱ出力によつ
て出力端子２４に発生するPWM出力は、第４図
のG1，G2，G3，G4，G5，G6，G7に示すように、
基準クロツクパルスfINの１パルス幅分の遅延が
生じているが、第４図のE5，E6およびE7と、G5，
G6およびG7との比較から明らかなように、ハザ
ードを除くことができる。
すなわち、基準クロツクパルスfINの1/2の周期
以内のハザードは、完全に除去でき、デジタル・
アナログ変換特性の積分直線性および微分直線性
を改善することができる。
以内のハザードは、完全に除去でき、デジタル・
アナログ変換特性の積分直線性および微分直線性
を改善することができる。
以上説明したように、この発明によれば、
PWM出力中に含まれる不要パルスを除くことが
できるので、精度の高いパルス幅変調出力パルス
を得ることができ、デジタル・アナログ変換特性
の積分直線性および微分直線性を改善することが
できる。
PWM出力中に含まれる不要パルスを除くことが
できるので、精度の高いパルス幅変調出力パルス
を得ることができ、デジタル・アナログ変換特性
の積分直線性および微分直線性を改善することが
できる。
第１図は基本的なPWM回路を示すブロツク
図、第２図は第１図に示す基本的なPWM回路の
動作波形を示す図、第３図はこの発明のデジタル
パルス幅変調回路の実施例を示す説明図、第４図
は第３図に示したデジタルパルス幅変調回路の動
作波形を示す図である。 ４…パルスジエネレータ（パルス発生手段）、
６…デジタルデータ出力回路、８…パルス合成回
路（パルス合成手段）、１０1，１０2…１０N…
AND回路、１２…OR回路、１８…フリツプフロ
ツプ回路、２０…Ｄ−フリツプフロツプ回路、２
２…インバータ。
図、第２図は第１図に示す基本的なPWM回路の
動作波形を示す図、第３図はこの発明のデジタル
パルス幅変調回路の実施例を示す説明図、第４図
は第３図に示したデジタルパルス幅変調回路の動
作波形を示す図である。 ４…パルスジエネレータ（パルス発生手段）、
６…デジタルデータ出力回路、８…パルス合成回
路（パルス合成手段）、１０1，１０2…１０N…
AND回路、１２…OR回路、１８…フリツプフロ
ツプ回路、２０…Ｄ−フリツプフロツプ回路、２
２…インバータ。
Claims (1)
- 【特許請求の範囲】 １ 基準クロツクパルスを分周して所定周期のク
ロツクパルスに変換するフリツプフロツプ回路
と、 このフリツプフロツプ回路で得られた前記クロ
ツクパルスが加えられ、該クロツクパルスに同期
するとともに、順次そのクロツクパルス周期の所
定倍ずつ発生頻度が異なる量子パルスを発生する
パルス発生手段と、 被変換データパルスを発生するデジタルデータ
出力回路と、 このデジタルデータ出力回路で得られる被変換
データパルスと前記パルス発生手段で得られた前
記量子パルスとを、前記被変換データパルスのビ
ツト毎に設置されたAND回路を以て論理積を取
り、各AND回路の出力をOR回路を通して合成す
るパルス合成手段と、 このパルス合成手段の出力パルスがデータ入力
に加えられるとともに、前記基準クロツクパルス
がインバータにより反転されてクロツク入力に加
えられ、前記パルス合成手段の出力パルスの発生
タイミングを基準クロツクパルスの立下りに同期
させて少なくとも前記基準クロツクパルスの単位
で遅延させることにより、被変換データパルスに
よつて変調されたパルスを発生するＤ−フリツプ
フロツプ回路と、 を備えて成ることを特徴とするデジタルパルス幅
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078892A JPS60223227A (ja) | 1984-04-18 | 1984-04-18 | デジタルパルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078892A JPS60223227A (ja) | 1984-04-18 | 1984-04-18 | デジタルパルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60223227A JPS60223227A (ja) | 1985-11-07 |
| JPH0572772B2 true JPH0572772B2 (ja) | 1993-10-13 |
Family
ID=13674460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078892A Granted JPS60223227A (ja) | 1984-04-18 | 1984-04-18 | デジタルパルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223227A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594580B2 (ja) * | 1987-10-27 | 1997-03-26 | 日本電気株式会社 | 信号合成回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS57164411A (en) * | 1981-04-02 | 1982-10-09 | Matsushita Electric Ind Co Ltd | Time base filter device |
-
1984
- 1984-04-18 JP JP59078892A patent/JPS60223227A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS57164411A (en) * | 1981-04-02 | 1982-10-09 | Matsushita Electric Ind Co Ltd | Time base filter device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60223227A (ja) | 1985-11-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |