JP2594580B2 - 信号合成回路 - Google Patents
信号合成回路Info
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- JP2594580B2 JP2594580B2 JP62272214A JP27221487A JP2594580B2 JP 2594580 B2 JP2594580 B2 JP 2594580B2 JP 62272214 A JP62272214 A JP 62272214A JP 27221487 A JP27221487 A JP 27221487A JP 2594580 B2 JP2594580 B2 JP 2594580B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号合成回路に関し、特にクロック信号に同
期した同期分周回路により出力された複数の分周出力信
号を論理演算処理して同期出力信号を得る際に、ハザー
ドのない同期出力信号を得ることのできる信号合成回路
に関する。
期した同期分周回路により出力された複数の分周出力信
号を論理演算処理して同期出力信号を得る際に、ハザー
ドのない同期出力信号を得ることのできる信号合成回路
に関する。
一般に、この種の第１の従来の信号合成回路の構成を
示めす第５図を参照すると、この第１の従来の信号合成
回路は、クロックCLKを入力とし同期した出力信号A,Bお
よびＣを出力する同期分周回路１と、出力信号A,Bおよ
びＣのそれぞれの論理和をとり出力信号Ｘを出力するOR
回路２とを含んで構成されている。
示めす第５図を参照すると、この第１の従来の信号合成
回路は、クロックCLKを入力とし同期した出力信号A,Bお
よびＣを出力する同期分周回路１と、出力信号A,Bおよ
びＣのそれぞれの論理和をとり出力信号Ｘを出力するOR
回路２とを含んで構成されている。
さらに、同期分周回路１の一構成例を示めす第12図を
参照すると、この同期分周回路１は、クロックCLKを反
転するインバータ50の出力を入力として同相出力Q1を出
力信号Ａとするトグル型フリィプフロップ（以下TFFと
記す）51と、TFF51の反転出力Q1を入力とし同相出力Q2
を出力信号ＢとするTFF52と、TFF52の反転出力Q2を入力
とし同相出力Q3を出力信号ＣとするTFF53とを有する。
参照すると、この同期分周回路１は、クロックCLKを反
転するインバータ50の出力を入力として同相出力Q1を出
力信号Ａとするトグル型フリィプフロップ（以下TFFと
記す）51と、TFF51の反転出力Q1を入力とし同相出力Q2
を出力信号ＢとするTFF52と、TFF52の反転出力Q2を入力
とし同相出力Q3を出力信号ＣとするTFF53とを有する。
次に、この第１の従来の信号合成回路の出力信号Ｘに
発生するハザード（パルス信号の立上りまたは立下りの
タイミング時における論理動作の不安定現象）について
説明する。
発生するハザード（パルス信号の立上りまたは立下りの
タイミング時における論理動作の不安定現象）について
説明する。
第６図は第１の従来の信号合成回路の動作を説明する
ための波形図である。
ための波形図である。
第６図を参照すると、時刻t1において出力信号Ａおよ
びＢの立上りが遅れるかまたは出力信号Ｃの立下りが早
いと、出力信号A,BおよびＣのそれぞれが低レベルの状
態になりOR回路２の合成出力信号Ｘが低レベルに変化す
る。
びＢの立上りが遅れるかまたは出力信号Ｃの立下りが早
いと、出力信号A,BおよびＣのそれぞれが低レベルの状
態になりOR回路２の合成出力信号Ｘが低レベルに変化す
る。
同様に、時刻t2において出力信号Ａの立上りが遅れる
かまたは出力信号Ｂと立下りが早いと、出力信号A,Bお
よびＣのそれぞれが低レベルの状態になりOR回路２の合
成出力信号Ｘが低レベルに変化する． すなわち、時刻t1および時刻t2において、この第１の
従来の信号合成回路はハザード現象を引起す。
かまたは出力信号Ｂと立下りが早いと、出力信号A,Bお
よびＣのそれぞれが低レベルの状態になりOR回路２の合
成出力信号Ｘが低レベルに変化する． すなわち、時刻t1および時刻t2において、この第１の
従来の信号合成回路はハザード現象を引起す。
OR回路２に入力する出力信号A,BおよびＣに遅れがな
い理想的な場合の合成出力信号Ｘに対し、ノイズが発生
しこの合成出力信号Ｘを入力とする後段の回路の誤動作
の原因となる。
い理想的な場合の合成出力信号Ｘに対し、ノイズが発生
しこの合成出力信号Ｘを入力とする後段の回路の誤動作
の原因となる。
そこで、上述の不具合を防止するために、第１の従来
の信号合成回路の出力信号Ｂに対し同期分周回路１とOR
回路２の間にＤフリィプフロップ（以下DFFと記す）６
を挿入し、第１の従来の信号合成回路の出力信号Ｃに対
し同期分周回路１とOR回路２の間にDFF7を挿入し、DFF6
の出力信号B2およびDFF7の出力信号C2をOR回路２の入力
とし、このDFF6およびDFF7のそれぞれを別のクロックCL
K2で動作させて波形整形をする第２の従来の信号合成回
路が知られている。
の信号合成回路の出力信号Ｂに対し同期分周回路１とOR
回路２の間にＤフリィプフロップ（以下DFFと記す）６
を挿入し、第１の従来の信号合成回路の出力信号Ｃに対
し同期分周回路１とOR回路２の間にDFF7を挿入し、DFF6
の出力信号B2およびDFF7の出力信号C2をOR回路２の入力
とし、このDFF6およびDFF7のそれぞれを別のクロックCL
K2で動作させて波形整形をする第２の従来の信号合成回
路が知られている。
このDFF6および７のそれぞれは、第11図に示めすよう
に、通常よく知られる２入力NAND回路（111〜116）の６
個で構成できる。
に、通常よく知られる２入力NAND回路（111〜116）の６
個で構成できる。
次に、この第２の従来の信号合成回路の出力信号Ｘに
上述のハザード現象が発生しない理由について説明す
る。
上述のハザード現象が発生しない理由について説明す
る。
第８図は第２の従来の信号合成回路の動作を説明する
ための波形図である。
ための波形図である。
第８図を参照すると、時刻t1において、出力信号Ｂは
クロックCLK2により動作するDFF6で所定の遅延時間だけ
遅れた出力信号B2になり、出力信号ＣはクロックCLK2に
より動作するDFF7で所定の遅延時間だけ遅れた出力信号
C2になる。
クロックCLK2により動作するDFF6で所定の遅延時間だけ
遅れた出力信号B2になり、出力信号ＣはクロックCLK2に
より動作するDFF7で所定の遅延時間だけ遅れた出力信号
C2になる。
したがって、出力信号C2の高レベルである時間と出力
信号ＡおよびB2の高レベルになっている時間が重なり合
い、上述のハザード現象の発生を防ぐことができる。
信号ＡおよびB2の高レベルになっている時間が重なり合
い、上述のハザード現象の発生を防ぐことができる。
同様に、時刻t2においても所定の遅延時間だけ遅れた
出力信号B2により出力信号ＡおよびB2のそれぞれが高レ
ベルになっている時間が重なり合い、上述のハザード現
象の発生を防ぐことができる。
出力信号B2により出力信号ＡおよびB2のそれぞれが高レ
ベルになっている時間が重なり合い、上述のハザード現
象の発生を防ぐことができる。
すなわち、時刻t1および時刻t2おいて、この第１の従
来の信号合成回路で引起したハザード現象を防止でき
る。
来の信号合成回路で引起したハザード現象を防止でき
る。
しかしながら、上述した第２の従来の信号合成回路
は、ハザード現象の防止ための整形回路にＤフリップフ
ロップを用いているのでその構成素子数が多く、この信
号合成回路を半導体装置に集積化する場合、半導体装置
のチップ面積の増大をもたらす問題があった。
は、ハザード現象の防止ための整形回路にＤフリップフ
ロップを用いているのでその構成素子数が多く、この信
号合成回路を半導体装置に集積化する場合、半導体装置
のチップ面積の増大をもたらす問題があった。
したがって、本発明の目的は、上記問題を除去し、構
成素子数が少く、信号合成回路を半導体装置に集積化す
る場合に半導体装置のチップ面積の増大を抑制し半導体
装置の集積度を高めることのできる信号合成回路を提供
することにある。
成素子数が少く、信号合成回路を半導体装置に集積化す
る場合に半導体装置のチップ面積の増大を抑制し半導体
装置の集積度を高めることのできる信号合成回路を提供
することにある。
本発明の第１の信号合成回路は、クロック信号に同期
して前記クロック信号を分周した第１および第２の出力
信号であって前記クロック信号がローレベルからハイレ
ベルに変化する第１のタイミングに応じて前記ローレベ
ルから前記ハイレベルへ変化する第１の出力信号および
前記第１の出力信号が前記ローレベルから前記ハイレベ
ルへ変化する第２のタイミングで前記ハイレベルから前
記ローレベルへ変化する第２の出力信号とを出力する分
周回路と、前記第２の出力信号を受けて前記第２の出力
信号から所定の時間遅延して出力信号を出力するシュミ
ット回路と、前記第１の出力信号および前記シュミット
回路の出力信号とが入力される論理和回路とを有するこ
とを特徴とし、本願発明の第２の信号合成回路は、クロ
ック信号に同期して前記クロック信号を分周した第１お
よび第２の出力信号であって前記クロック信号ローレベ
ルからハイレベルに変化する第１のタイミングに応じて
前記ローレベルから前記ハイレベルへ変化する第１の出
力信号および前記第１の出力信号が前記ローレベルから
前記ハイレベルへ変化する第２のタイミングで前記ハイ
レベルから前記ローレベルへ変化する第２の出力信号と
を出力する分周回路と、前記第１の出力信号を受けて前
記第１の出力信号から所定の時間遅延して出力信号を出
力するシュミット回路と、前記第２の出力信号および前
記シュミット回路の出力信号とが入力される論理積回路
とを有することを特徴とする。
して前記クロック信号を分周した第１および第２の出力
信号であって前記クロック信号がローレベルからハイレ
ベルに変化する第１のタイミングに応じて前記ローレベ
ルから前記ハイレベルへ変化する第１の出力信号および
前記第１の出力信号が前記ローレベルから前記ハイレベ
ルへ変化する第２のタイミングで前記ハイレベルから前
記ローレベルへ変化する第２の出力信号とを出力する分
周回路と、前記第２の出力信号を受けて前記第２の出力
信号から所定の時間遅延して出力信号を出力するシュミ
ット回路と、前記第１の出力信号および前記シュミット
回路の出力信号とが入力される論理和回路とを有するこ
とを特徴とし、本願発明の第２の信号合成回路は、クロ
ック信号に同期して前記クロック信号を分周した第１お
よび第２の出力信号であって前記クロック信号ローレベ
ルからハイレベルに変化する第１のタイミングに応じて
前記ローレベルから前記ハイレベルへ変化する第１の出
力信号および前記第１の出力信号が前記ローレベルから
前記ハイレベルへ変化する第２のタイミングで前記ハイ
レベルから前記ローレベルへ変化する第２の出力信号と
を出力する分周回路と、前記第１の出力信号を受けて前
記第１の出力信号から所定の時間遅延して出力信号を出
力するシュミット回路と、前記第２の出力信号および前
記シュミット回路の出力信号とが入力される論理積回路
とを有することを特徴とする。
次に、本発明について図面を参照して説明をする。
第１図は本発明の第１の実施例の信号合成回路の構成
を示すブロック図である。
を示すブロック図である。
第１図を参照すると、本発明の第１の実施例の信号合
成回路は、第２の従来の信号合成回路のDFF6の代りに出
力信号B1を出力するシュミット回路３に置き替え、DFF7
の代りに出力信号C1を出力するシュミット回路４に置き
替え、クロックCLK2を削除する構成以外は第２の従来の
信号合成回路の構成と同じで、その同一構成要素には同
一の参照符号を付してある。
成回路は、第２の従来の信号合成回路のDFF6の代りに出
力信号B1を出力するシュミット回路３に置き替え、DFF7
の代りに出力信号C1を出力するシュミット回路４に置き
替え、クロックCLK2を削除する構成以外は第２の従来の
信号合成回路の構成と同じで、その同一構成要素には同
一の参照符号を付してある。
さらに、第９図を参照すると、本発明の第１の実施例
の信号合成回路のシュミット回路３および４のそれぞれ
は、実願昭51−66429号（実開昭52−157744号）のマイ
クロフィルムに記載された考案の第１図に開示される様
に、帰還抵抗RsおよびRfを持つリニアアンプ91および92
を有し、この帰還抵抗RsおよびRfによりしきい値電圧を
変更できる構成である。
の信号合成回路のシュミット回路３および４のそれぞれ
は、実願昭51−66429号（実開昭52−157744号）のマイ
クロフィルムに記載された考案の第１図に開示される様
に、帰還抵抗RsおよびRfを持つリニアアンプ91および92
を有し、この帰還抵抗RsおよびRfによりしきい値電圧を
変更できる構成である。
次に、本発明の第１の実施例の信号合成回路の動作を
説明するための波形図である第２図を参照して、この実
施例の信号合成回路の動作を説明する。
説明するための波形図である第２図を参照して、この実
施例の信号合成回路の動作を説明する。
まず、同期分周回路１の出力信号A,BおよびＣはクロ
ックCLKに同期して動作し、出力信号Ｂは出力信号Ａの
（1/2）に分周されてシュミット回路３に入力され、出
力信号Ｃはさらに（1/2）分周され出力信号Ａの（1/4）
分周波となりシュミット回路４に入力される。
ックCLKに同期して動作し、出力信号Ｂは出力信号Ａの
（1/2）に分周されてシュミット回路３に入力され、出
力信号Ｃはさらに（1/2）分周され出力信号Ａの（1/4）
分周波となりシュミット回路４に入力される。
シュミット回路３は出力信号Ｂを受けて信号B1を出
力、シュミット回路４は出力信号Ｃを受けて信号C1を出
力し．これらの出力信号B1および出力信号C1ならびに出
力信号Ａを受けてOR回路２は合成出力信号Ｘを出力す
る。
力、シュミット回路４は出力信号Ｃを受けて信号C1を出
力し．これらの出力信号B1および出力信号C1ならびに出
力信号Ａを受けてOR回路２は合成出力信号Ｘを出力す
る。
出力信号B1はその立上り時に、シュミット回路３の出
力信号Ｂの立上り時におけるしきい値電圧VHにより遅れ
時間tPHを持ち、その立下り時に、シュミット回路３の
出力信号Ｂの立下り時におけるしきい値電圧VLにより遅
れ時間tPL持つ。
力信号Ｂの立上り時におけるしきい値電圧VHにより遅れ
時間tPHを持ち、その立下り時に、シュミット回路３の
出力信号Ｂの立下り時におけるしきい値電圧VLにより遅
れ時間tPL持つ。
出力信号C1についても出力信号B1と同様である。
次に、出力信号ＡおよびＢのそれぞれの立上り時なら
びに出力信号Ｃの立下り時のハザード現象発生の可能性
のある時刻t1においては、出力信号Ａの波形の立上りに
対し、本発明の第１の実施例の信号合成回路のシュミッ
ト回路４により出力信号C1の波形の立下りが遅れるの
で、ハザード現象は発生しない。また、出力信号Ａの立
上り時および出力信号Ｂの立下り時のハザード現象発生
の可能性のある時刻t2においては、出力信号Ａの波形の
立上りに対し、本発明の第１の実施例の信号合成回路の
シュミット回路３により出力信号B1の波形の立下りが遅
れるので、ハザード現象は発生しない。
びに出力信号Ｃの立下り時のハザード現象発生の可能性
のある時刻t1においては、出力信号Ａの波形の立上りに
対し、本発明の第１の実施例の信号合成回路のシュミッ
ト回路４により出力信号C1の波形の立下りが遅れるの
で、ハザード現象は発生しない。また、出力信号Ａの立
上り時および出力信号Ｂの立下り時のハザード現象発生
の可能性のある時刻t2においては、出力信号Ａの波形の
立上りに対し、本発明の第１の実施例の信号合成回路の
シュミット回路３により出力信号B1の波形の立下りが遅
れるので、ハザード現象は発生しない。
次に、本発明の第２の実施例の信号合成回路について
説明する。
説明する。
本発明の第２の実施例の信号合成回路のシュミット回
路の構成のブロック図である第10図を併せて参照する
と、この第２の実施例の信号合成回路のシュミット回路
は、集積回路応用ハンドブック（1981年６月30日発行、
朝倉書店、p239、図1.3）記載のシュミットトリガゲー
トの静特性を有する様に、入力信号INを受ける端子105
とバイアス電圧VXを受ける端子104とを有する２入力NAN
D回路101と、NAND回路101の出力を一端に受ける２入力N
AND回路102と、入力信号INを一端に受けNAND回路102の
出力を他端に受ける２入力NAND回路103とから成り、NAN
D回路103の出力を２入力NAND回路102の他端に入力し、N
AND回路103の出力を端子106へ接続してヒステレリス特
性の出力信号OUTを得る周知のラッチ回路の構成であ
る。
路の構成のブロック図である第10図を併せて参照する
と、この第２の実施例の信号合成回路のシュミット回路
は、集積回路応用ハンドブック（1981年６月30日発行、
朝倉書店、p239、図1.3）記載のシュミットトリガゲー
トの静特性を有する様に、入力信号INを受ける端子105
とバイアス電圧VXを受ける端子104とを有する２入力NAN
D回路101と、NAND回路101の出力を一端に受ける２入力N
AND回路102と、入力信号INを一端に受けNAND回路102の
出力を他端に受ける２入力NAND回路103とから成り、NAN
D回路103の出力を２入力NAND回路102の他端に入力し、N
AND回路103の出力を端子106へ接続してヒステレリス特
性の出力信号OUTを得る周知のラッチ回路の構成であ
る。
それ以外の本発明の第２の実施例の信号合成回路の構
成要素は、第１の実施例の信号合成回路の構成要素と同
じで同一構成要素には同一参照符号を付してある。
成要素は、第１の実施例の信号合成回路の構成要素と同
じで同一構成要素には同一参照符号を付してある。
また、本発明の第２の実施例の信号合成回路の動作
は、第１の実施例の信号合成回路の動作と同一なので、
その詳細な説明は省略する。
は、第１の実施例の信号合成回路の動作と同一なので、
その詳細な説明は省略する。
したがって、第２の従来の信号合成回路のDFFの代り
にシュミット回路を用いた信号合成回路を構成すること
ができる。このとき、本発明の第１および第２の実施例
の信号合成回路のシュミット回路の構成を示めす第９図
および第10図と第２の従来の信号合成回路のDFFの構成
を示めす第11図とを比較すると、本発明の第１および第
２の実施例の信号合成回路のシュミット回路の構成素子
数を第２の従来の信号合成回路のDFFの構成素子の半分
以下にすることができる。
にシュミット回路を用いた信号合成回路を構成すること
ができる。このとき、本発明の第１および第２の実施例
の信号合成回路のシュミット回路の構成を示めす第９図
および第10図と第２の従来の信号合成回路のDFFの構成
を示めす第11図とを比較すると、本発明の第１および第
２の実施例の信号合成回路のシュミット回路の構成素子
数を第２の従来の信号合成回路のDFFの構成素子の半分
以下にすることができる。
次に、本発明の第３の実施例の信号合成回路について
説明する。
説明する。
本発明の第３の実施例の信号合成回路の構成を示めす
ブロック図である第３図を参照すると、この第３の実施
例の信号合成回路は、上述した第１の実施例の信号合成
回路の構成のOR回路２を合成出力信号X1を出力するAND
回路８に置き換え、シュミット回路３および４を削除し
て出力信号ＢおよびＣのそれそれを直接AND回路８に入
力し、出力信号Ａに対して同期分周回路１とAND回路８
の間に出力信号A1を出力するシュミット回路５を挿入す
る構成で、それ以外の第３の実施例の信号合成回路の構
成要素は、第１または第２の実施例の信号合成回路の構
成要素と同じで同一構成要素には同一参照符号を付して
ある。
ブロック図である第３図を参照すると、この第３の実施
例の信号合成回路は、上述した第１の実施例の信号合成
回路の構成のOR回路２を合成出力信号X1を出力するAND
回路８に置き換え、シュミット回路３および４を削除し
て出力信号ＢおよびＣのそれそれを直接AND回路８に入
力し、出力信号Ａに対して同期分周回路１とAND回路８
の間に出力信号A1を出力するシュミット回路５を挿入す
る構成で、それ以外の第３の実施例の信号合成回路の構
成要素は、第１または第２の実施例の信号合成回路の構
成要素と同じで同一構成要素には同一参照符号を付して
ある。
また、シュミット回路５の構成は、第１または第２の
実施例の信号合成回路のシュミット回路の構成と同じで
ある。
実施例の信号合成回路のシュミット回路の構成と同じで
ある。
次に、本発明の第３の実施例の信号合成回路の動作に
ついて説明する。
ついて説明する。
第４図を参照すると、出力信号Ａの立上り時および出
力信号Ｂの立下り時のハザード現象発生の可能性のある
時刻t3においては、出力信号Ａの波形の立上りに対し、
本発明の第３の実施例の信号合成回路のシュミット回路
５により出力信号A1の波形の立上りが遅れるので、ハザ
ード現象は発生しない。
力信号Ｂの立下り時のハザード現象発生の可能性のある
時刻t3においては、出力信号Ａの波形の立上りに対し、
本発明の第３の実施例の信号合成回路のシュミット回路
５により出力信号A1の波形の立上りが遅れるので、ハザ
ード現象は発生しない。
また、出力信号ＡおよびＢのそれぞれのの立上り時な
らびに出力信号Ｃの立下り時のハザード現象発生の可能
性のある時刻t4においても、出力信号Ａの波形の立上り
に対し、本発明の第３の実施例の信号合成回路のシュミ
ット回路５により出力信号A1の波形の立上りが遅れるの
で、ハザード現象は発生しない。
らびに出力信号Ｃの立下り時のハザード現象発生の可能
性のある時刻t4においても、出力信号Ａの波形の立上り
に対し、本発明の第３の実施例の信号合成回路のシュミ
ット回路５により出力信号A1の波形の立上りが遅れるの
で、ハザード現象は発生しない。
すなわち、本発明の第３の実施例の信号合成回路は、
本発明の第１または第２の実施例の信号合成回路と同一
の動作する。
本発明の第１または第２の実施例の信号合成回路と同一
の動作する。
したがって、本発明の第３の実施例の信号合成回路の
構成素子数を本発明の第１または第２の実施例の信号合
成回路の構成素子数より更に減少させることができる。
構成素子数を本発明の第１または第２の実施例の信号合
成回路の構成素子数より更に減少させることができる。
以上説明したように、本発明の信号合成回路は、従来
のDFFを用いた信号合成回路に比較してその構成要素減
らすことができので、半導体装置の集積度を高めること
ができる効果がある。
のDFFを用いた信号合成回路に比較してその構成要素減
らすことができので、半導体装置の集積度を高めること
ができる効果がある。
第１図は本発明の第１の実施例の信号合成回路の構成を
示すブロック図、第２図は本発明の第１の実施例の信号
合成回路の動作を説明するための波形図、第３図は本発
明の第３の実施例の信号合成回路の構成を示すブロック
図、第４図は本発明の第３の実施例の信号合成回路の動
作を説明するための波形図、第５図は第１の従来例の信
号合成回路の構成を示すブロック図、第６図は第１の従
来例の信号合成回路の動作を説明するための波形図、第
７図は第２の従来例の信号合成回路の構成を示すブロッ
ク図、第８図は第２の従来例の信号合成回路の動作を説
明するための波形図、第９図は本発明の第１の実施例の
信号合成回路のシュミット回路の構成を示すブロック
図、第10図は本発明の第２の実施例の信号合成回路のシ
ュミット回路の構成を示すブロック図、第11図は第２の
従来例の信号合成回路のDFFの構成を示すブロック図、
第12図は同期分周回路の一構成例を示す図である。 １……同期分周回路、２……OR回路、3,4,5……シュミ
ット回路、6,7……DFF、８……AND回路、50……インバ
ータ、51,52,53……TFF、91,92……リニアアンプ、93,9
4,104105,106……端子、101,102,103,111〜116……NAND
回路、Ａ……同期分周回路の最高周波数分周出力信号、
B,C……同期分周回路の出力信号、CLK,CLK2……クロッ
ク、A1,B1,B2,C1,C2……遅延された出力信号、X,X1……
合成出力信号。
示すブロック図、第２図は本発明の第１の実施例の信号
合成回路の動作を説明するための波形図、第３図は本発
明の第３の実施例の信号合成回路の構成を示すブロック
図、第４図は本発明の第３の実施例の信号合成回路の動
作を説明するための波形図、第５図は第１の従来例の信
号合成回路の構成を示すブロック図、第６図は第１の従
来例の信号合成回路の動作を説明するための波形図、第
７図は第２の従来例の信号合成回路の構成を示すブロッ
ク図、第８図は第２の従来例の信号合成回路の動作を説
明するための波形図、第９図は本発明の第１の実施例の
信号合成回路のシュミット回路の構成を示すブロック
図、第10図は本発明の第２の実施例の信号合成回路のシ
ュミット回路の構成を示すブロック図、第11図は第２の
従来例の信号合成回路のDFFの構成を示すブロック図、
第12図は同期分周回路の一構成例を示す図である。 １……同期分周回路、２……OR回路、3,4,5……シュミ
ット回路、6,7……DFF、８……AND回路、50……インバ
ータ、51,52,53……TFF、91,92……リニアアンプ、93,9
4,104105,106……端子、101,102,103,111〜116……NAND
回路、Ａ……同期分周回路の最高周波数分周出力信号、
B,C……同期分周回路の出力信号、CLK,CLK2……クロッ
ク、A1,B1,B2,C1,C2……遅延された出力信号、X,X1……
合成出力信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭48−58763（ＪＰ，Ａ) 特開 昭59−153332（ＪＰ，Ａ) 実開 昭52−157744（ＪＰ，Ｕ) 実開 昭58−23432（ＪＰ，Ｕ) 特公 昭52−9341（ＪＰ，Ｂ２) 実公 昭49−20507（ＪＰ，Ｙ１)
Claims (2)
- 【請求項１】クロック信号に同期して前記クロック信号
を分周した第１および第２の出力信号であって前記クロ
ック信号がローレベルからハイレベルに変化する第１の
タイミングに応じて前記ローレベルから前記ハイレベル
へ変化する第１の出力信号および前記第１の出力信号が
前記ローレベルから前記ハイレベルへ変化する第２のタ
イミングで前記ハイレベルから前記ローレベルへ変化す
る第２の出力信号とを出力する分周回路と、前記第２の
出力信号を受けて前記第２の出力信号から所定の時間遅
延して出力信号を出力するシュミット回路と、前記第１
の出力信号および前記シュミット回路の出力信号とが入
力される論理和回路とを有することを特徴とする信号合
成回路。 - 【請求項２】クロック信号に同期して前記クロック信号
を分周した第１および第２の出力信号であって前記クロ
ック信号がローレベルからハイレベルに変化する第１の
タイミングに応じて前記ローレベルから前記ハイレベル
へ変化する第１の出力信号および前記第１の出力信号が
前記ローレベルから前記ハイレベルへ変化する第２のタ
イミングで前記ハイレベルから前記ローレベルへ変化す
る第２の出力信号とを出力する分周回路と、前記第１の
出力信号を受けて前記第１の出力信号から所定の時間遅
延して出力信号を出力するシュミット回路と、前記第２
の出力信号および前記シュミット回路の出力信号とが入
力される論理積回路とを有することを特徴とする信号合
成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272214A JP2594580B2 (ja) | 1987-10-27 | 1987-10-27 | 信号合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272214A JP2594580B2 (ja) | 1987-10-27 | 1987-10-27 | 信号合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01114120A JPH01114120A (ja) | 1989-05-02 |
| JP2594580B2 true JP2594580B2 (ja) | 1997-03-26 |
Family
ID=17510700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272214A Expired - Lifetime JP2594580B2 (ja) | 1987-10-27 | 1987-10-27 | 信号合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594580B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014131168A (ja) | 2012-12-28 | 2014-07-10 | Fujitsu Semiconductor Ltd | 電気回路および半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4858763A (ja) * | 1971-11-24 | 1973-08-17 | ||
| JPS538325Y2 (ja) * | 1972-05-23 | 1978-03-04 | ||
| JPS5642178B2 (ja) * | 1973-07-31 | 1981-10-02 | ||
| JPS52157744U (ja) * | 1976-05-26 | 1977-11-30 | ||
| JPS57204740U (ja) * | 1981-06-23 | 1982-12-27 | ||
| JPS60223227A (ja) * | 1984-04-18 | 1985-11-07 | Rohm Co Ltd | デジタルパルス幅変調回路 |
-
1987
- 1987-10-27 JP JP62272214A patent/JP2594580B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01114120A (ja) | 1989-05-02 |
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