JPH0481123A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH0481123A JPH0481123A JP19454190A JP19454190A JPH0481123A JP H0481123 A JPH0481123 A JP H0481123A JP 19454190 A JP19454190 A JP 19454190A JP 19454190 A JP19454190 A JP 19454190A JP H0481123 A JPH0481123 A JP H0481123A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- circuit
- frequency division
- divider circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001934 delay Effects 0.000 claims abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 13
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス発生回路に関し、特にビデオ・テープ・
レコーダ（以下、ＶＴＲと略省する）やディジタル・オ
ーディオ・テープレコーダ（以下、ＤＡＴと略省する）
に適するパルス発生回路に関する。
レコーダ（以下、ＶＴＲと略省する）やディジタル・オ
ーディオ・テープレコーダ（以下、ＤＡＴと略省する）
に適するパルス発生回路に関する。
従来、この種のパルス発生回路は、第３図に示すように
、１ ／ ｎ分周回路１と遅延回路２と１／２分周回路
３とにより構成されている。１／ｎ分周回路１は、被分
周入力信号２１とセット入力信号２２とを入力とし、セ
ット入力信号２２により分周値ｎがセットされ、被分周
入力信号２１を１ ／ ｎ分周し、１ ／ ｎ分周信号
２５を出力する。遅延回路２は、その１ ／ ｎ分周信
号２５を入力とし、設定遅延時間だけ遅延し、遅延信号
２３を出力する。１／２分周回路３は、その遅延信号２
３を１／２分周し、分周出力信号２４を出力する。
、１ ／ ｎ分周回路１と遅延回路２と１／２分周回路
３とにより構成されている。１／ｎ分周回路１は、被分
周入力信号２１とセット入力信号２２とを入力とし、セ
ット入力信号２２により分周値ｎがセットされ、被分周
入力信号２１を１ ／ ｎ分周し、１ ／ ｎ分周信号
２５を出力する。遅延回路２は、その１ ／ ｎ分周信
号２５を入力とし、設定遅延時間だけ遅延し、遅延信号
２３を出力する。１／２分周回路３は、その遅延信号２
３を１／２分周し、分周出力信号２４を出力する。
第４図は、第３図に示す従来例の動作を説明するための
タイミング・チャートである。本実施例は、被分周入力
信号２１がセット信号２２の１０倍の周波数の周波数を
もち、セット入力信号２２と分周出力信号２４との位相
差がｔＤとし、また、分周値ｎが「５」、設定遅延時間
がｔＤ、と設定された場合を例に説明する。
タイミング・チャートである。本実施例は、被分周入力
信号２１がセット信号２２の１０倍の周波数の周波数を
もち、セット入力信号２２と分周出力信号２４との位相
差がｔＤとし、また、分周値ｎが「５」、設定遅延時間
がｔＤ、と設定された場合を例に説明する。
まず、セット入力信号２２のパルスにより、１ ／ ｎ
分周回路１及び１／２分周回路３に「５」及び「０」が
セットされる。１ ／ ｎ分周回路１は、被分周入力信
号２１を分周データに示すように１１５分周し、分周デ
ータ「３」及び「５」でそれぞれハイレベル及びロウレ
ベルになる１ ／ ｎ分周信号２５を出力する。
分周回路１及び１／２分周回路３に「５」及び「０」が
セットされる。１ ／ ｎ分周回路１は、被分周入力信
号２１を分周データに示すように１１５分周し、分周デ
ータ「３」及び「５」でそれぞれハイレベル及びロウレ
ベルになる１ ／ ｎ分周信号２５を出力する。
次に、遅延回路２は、その１ ／ ｎ分周信号２５の立
上がりエッチに応答して立下がり、設定時間だけ遅延し
て立上がるような、遅延信号２３を出力する。
上がりエッチに応答して立下がり、設定時間だけ遅延し
て立上がるような、遅延信号２３を出力する。
最後に、１／２分周回路３は、その遅延信号２３の立上
がりエッチで変化する分周出力信号２４を出力する。
がりエッチで変化する分周出力信号２４を出力する。
上述した従来のパルス発生回路は、セット入力信号２２
の印加によりｎ分周信号２５の立上がりエッチの位相が
分周データのある一つの値、例えば第３図に示す例では
、「３」の値で決定されてしまう。従って、遅延時間ｔ
Ｄの設定範囲がセット入力信号２２の半周期とするよう
な長い周期とした場合、遅延信号２３が立下かつてから
立上がるまでの遅延時間ｔＤ１を長くする必要が生じる
。
の印加によりｎ分周信号２５の立上がりエッチの位相が
分周データのある一つの値、例えば第３図に示す例では
、「３」の値で決定されてしまう。従って、遅延時間ｔ
Ｄの設定範囲がセット入力信号２２の半周期とするよう
な長い周期とした場合、遅延信号２３が立下かつてから
立上がるまでの遅延時間ｔＤ１を長くする必要が生じる
。
しかし、この遅延時間１ｆ１．の作成は一般に外付は容
量素子と抵抗素子による時定数による場合であるため、
遅延時間ｔＤ１が長いとき、電源変動の影響を受けやす
いという欠点がある。
量素子と抵抗素子による時定数による場合であるため、
遅延時間ｔＤ１が長いとき、電源変動の影響を受けやす
いという欠点がある。
又、分周出力信号２４の極性が１／２分周回路のもつ初
期値で決まるので、−通りとなってしまい、応用回路に
よっては、反転回路を付加しなければならないという欠
点がある。
期値で決まるので、−通りとなってしまい、応用回路に
よっては、反転回路を付加しなければならないという欠
点がある。
特に、このような回路を集積回路に内蔵し、ＶＴＲまた
はＤＡＴセットのプリント基板に実装してヘッド切替え
パルス発生回路に使う場合、遅延時間ｔｎ１が１０ｍ５
ｅｃから１５ｍ５ｅｃ位になることは、しばしばであり
、電源ノイズや外来スパイク・ノイズによる電源変動の
影響により誤動作するおそれがあるという欠点と、反転
回路付加による実装面積の増加と実装工数の増加に対す
るコスト・アップ及び信頼度ダウンを招くおそれがある
という欠点がある。
はＤＡＴセットのプリント基板に実装してヘッド切替え
パルス発生回路に使う場合、遅延時間ｔｎ１が１０ｍ５
ｅｃから１５ｍ５ｅｃ位になることは、しばしばであり
、電源ノイズや外来スパイク・ノイズによる電源変動の
影響により誤動作するおそれがあるという欠点と、反転
回路付加による実装面積の増加と実装工数の増加に対す
るコスト・アップ及び信頼度ダウンを招くおそれがある
という欠点がある。
本発明の目的は、電源変動の影響が受けにくいパルス発
生回路を提供することにある。
生回路を提供することにある。
本発明のパルス発生回路は、入力信号をセット入力信号
に応答して分周する第１の分周回路と、前記第１の分周
回路の出力信号を遅延させる遅延回路と、前記遅延回路
の出力信号を前記セット信号に応答して分周する第２の
分周回路と、前記第１及び第２の分周回路に初期値を設
定する初期値発生回路とを有することを特徴とする。
に応答して分周する第１の分周回路と、前記第１の分周
回路の出力信号を遅延させる遅延回路と、前記遅延回路
の出力信号を前記セット信号に応答して分周する第２の
分周回路と、前記第１及び第２の分周回路に初期値を設
定する初期値発生回路とを有することを特徴とする。
次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を示すブロック図である。第１図
に示すパルス発生回路は、初期値発生回路４と１ ／
ｎ分周回路１と遅延回路２と１／２分周回路３とを具備
して構成されている。
は、本発明の一実施例を示すブロック図である。第１図
に示すパルス発生回路は、初期値発生回路４と１ ／
ｎ分周回路１と遅延回路２と１／２分周回路３とを具備
して構成されている。
初期値発生回路４は初期指定信号２６を入力とし、１
／ ｎ分周回路に対し１ ／ ｎ分周初期値データ信号
２７を出力し、１／２分周回路３に対し１／２分周初期
値データ信号２８を出力する。
／ ｎ分周回路に対し１ ／ ｎ分周初期値データ信号
２７を出力し、１／２分周回路３に対し１／２分周初期
値データ信号２８を出力する。
１ ／ ｎ分周回路１は、被分周入力信号２１、セット
入力信号２２及び１ ／ ｎ分周初期値データ信号２７
を入力とし、１ ／ ｎ分周信号２５を出力するように
それぞれ接続されている。遅延回路２はその１ ／ ｎ
分周信号２５を入力とし、遅延信号２３を出力する。１
／２分周回路３はその遅延信号２３、セット入力信号２
２及び１／２分周初期値データ信号２８を入力とし、分
周出力信号２４を出力する。
入力信号２２及び１ ／ ｎ分周初期値データ信号２７
を入力とし、１ ／ ｎ分周信号２５を出力するように
それぞれ接続されている。遅延回路２はその１ ／ ｎ
分周信号２５を入力とし、遅延信号２３を出力する。１
／２分周回路３はその遅延信号２３、セット入力信号２
２及び１／２分周初期値データ信号２８を入力とし、分
周出力信号２４を出力する。
つぎに、動作について説明する。第２図は、第１図に示
す実施例の動作を説明するためのタイミング・チャート
である。ここでは、被分周入力信号２１がセット入力信
号２２の１０倍の周波数をもち、セット入力信号２２と
分周出力信号２４との位相差がｔＤであり、また分周値
ｎが５．１ ／ ｎ分周初期値データ信号２７の値が「
２」。
す実施例の動作を説明するためのタイミング・チャート
である。ここでは、被分周入力信号２１がセット入力信
号２２の１０倍の周波数をもち、セット入力信号２２と
分周出力信号２４との位相差がｔＤであり、また分周値
ｎが５．１ ／ ｎ分周初期値データ信号２７の値が「
２」。
１／２分周初期値データ信号２８の値が「０」または「
１」であり、設定遅延時間がｔＤ２の場合を例に説明す
る。
１」であり、設定遅延時間がｔＤ２の場合を例に説明す
る。
ます、セット入力信号２２のパルスにより、１／ｎ分周
回路１及び１／′２分周回路３に、「２」及び「０」ま
たは「１」がセットされる。ｎ分周回路１は、被分周入
力信号２１を分周データに示すように１１５分周し、分
周テークが「３」及び「５」でハイレベル及びロウレベ
ルになる１ 、／ ｎ分周信号２５を出力する。ここで
、セット入力信号２２に応答して分周データは「２」に
セットされるため、１ ／ ｎ分周信号２５か立上がる
のは次に分周データが「３」となるタイミングであり、
１／ｎ分周信号の位相か遅れることとなる。
回路１及び１／′２分周回路３に、「２」及び「０」ま
たは「１」がセットされる。ｎ分周回路１は、被分周入
力信号２１を分周データに示すように１１５分周し、分
周テークが「３」及び「５」でハイレベル及びロウレベ
ルになる１ 、／ ｎ分周信号２５を出力する。ここで
、セット入力信号２２に応答して分周データは「２」に
セットされるため、１ ／ ｎ分周信号２５か立上がる
のは次に分周データが「３」となるタイミングであり、
１／ｎ分周信号の位相か遅れることとなる。
次に、遅延回路２は、そのｎ分周信号２５の立上がりエ
ッチを設定遅延時間ｔＤ２だけ遅延し、遅延信号２３を
出力する。この場合、１ ／ ｎ分周信号２５の立上が
りか遅れるため、ｔＤ２は短い期間ですむことになる。
ッチを設定遅延時間ｔＤ２だけ遅延し、遅延信号２３を
出力する。この場合、１ ／ ｎ分周信号２５の立上が
りか遅れるため、ｔＤ２は短い期間ですむことになる。
最後に、１／２分周回路３は、その遅延信号２３の立上
がりエッチで変化する分周出力信号２４を出力する。
がりエッチで変化する分周出力信号２４を出力する。
又、本実施例では、１／２分周回路３に対する分周値を
「０」とするか「１」とするかにより、分周出力信号の
位相か決定されるため、反転回路を付加することなく、
分周値を変化させるだけで、出力波形の位相を変化させ
ることが可能となる。
「０」とするか「１」とするかにより、分周出力信号の
位相か決定されるため、反転回路を付加することなく、
分周値を変化させるだけで、出力波形の位相を変化させ
ることが可能となる。
以上説明したように本発明は、初期値発生回路を設け、
初期値指定信号により１ ／ ｎ分周回路と１／２分周
回路の初期値を設定することにより、全体の遅延時間ｔ
Ｄが長いときは初期値を適切に指定することによって、
１／ｎ分周信号の位相を遅らすことができ、遅延回路の
遅延時間ｔＤｌを短かくすることができるのでｔＤ２の
ように電源変動の影響を受けにくくすることかできる。
初期値指定信号により１ ／ ｎ分周回路と１／２分周
回路の初期値を設定することにより、全体の遅延時間ｔ
Ｄが長いときは初期値を適切に指定することによって、
１／ｎ分周信号の位相を遅らすことができ、遅延回路の
遅延時間ｔＤｌを短かくすることができるのでｔＤ２の
ように電源変動の影響を受けにくくすることかできる。
又、反転回路を付加することなしに、応用回路の差異に
対応できる効果がある。
対応できる効果がある。
第１図は本発明のパルス発生回路の一実施例を示すブロ
ック図、第２図は第１図に示す一実施例の動作を説明す
るための波形図、第３図は従来のパルス発生回路の一例
を示すブロック図、第４図は第３図に示す回路の動作を
説明するための波形図である。 １・・・１ ／ ｎ分周回路、２・・・遅延回路、３・
・・１／２分周回路、４・・・初期値発生回路、２１・
・・被分周入力信号、２２・・・セット入力信号、２３
・・・遅延信号、２４・・・分周出力信号、２５・・・
１ ／ ｎ分周信号、２６・・・初期値指定信号、２７
・・・１ ／ ｎ分周初期値データ信号、２８・・・１
／２分周初期値データ信号、１１．・・・全体の遅延時
間、ｔＤｌ、ｔＤ２・・・設定遅延時間。
ック図、第２図は第１図に示す一実施例の動作を説明す
るための波形図、第３図は従来のパルス発生回路の一例
を示すブロック図、第４図は第３図に示す回路の動作を
説明するための波形図である。 １・・・１ ／ ｎ分周回路、２・・・遅延回路、３・
・・１／２分周回路、４・・・初期値発生回路、２１・
・・被分周入力信号、２２・・・セット入力信号、２３
・・・遅延信号、２４・・・分周出力信号、２５・・・
１ ／ ｎ分周信号、２６・・・初期値指定信号、２７
・・・１ ／ ｎ分周初期値データ信号、２８・・・１
／２分周初期値データ信号、１１．・・・全体の遅延時
間、ｔＤｌ、ｔＤ２・・・設定遅延時間。
Claims (1)
- 入力信号をセット入力信号に応答して分周する第１の
分周回路と、前記第１の分周回路の出力信号を遅延させ
る遅延回路と、前記遅延回路の出力信号を前記セット信
号に応答して分周する第２の分周回路と、前記第１及び
第２の分周回路に初期値を設定する初期値発生回路とを
有することを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19454190A JPH0481123A (ja) | 1990-07-23 | 1990-07-23 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19454190A JPH0481123A (ja) | 1990-07-23 | 1990-07-23 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0481123A true JPH0481123A (ja) | 1992-03-13 |
Family
ID=16326251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19454190A Pending JPH0481123A (ja) | 1990-07-23 | 1990-07-23 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0481123A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6305812B1 (en) | 1997-12-17 | 2001-10-23 | Hyundai Electronics Industries Co., Ltd. | Back light unit for liquid crystal display device |
| JP2007536799A (ja) * | 2004-05-07 | 2007-12-13 | ラティス セミコンダクタ コーポレイション | 低ジッタのスイッチドキャパシタ周波数シンセサイザのための制御信号の生成 |
-
1990
- 1990-07-23 JP JP19454190A patent/JPH0481123A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6305812B1 (en) | 1997-12-17 | 2001-10-23 | Hyundai Electronics Industries Co., Ltd. | Back light unit for liquid crystal display device |
| JP2007536799A (ja) * | 2004-05-07 | 2007-12-13 | ラティス セミコンダクタ コーポレイション | 低ジッタのスイッチドキャパシタ周波数シンセサイザのための制御信号の生成 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7969802B2 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
| US5249214A (en) | Low skew CMOS clock divider | |
| US4988892A (en) | Method and circuit for generating dependent clock signals | |
| JPH0481123A (ja) | パルス発生回路 | |
| JP2606262B2 (ja) | パルス発生回路 | |
| JP2525138B2 (ja) | 書込み補償回路 | |
| JPH06232699A (ja) | パルス発生装置 | |
| JPH05268008A (ja) | パルス発生回路 | |
| JPH057136A (ja) | 信号発生装置 | |
| JPS6240819A (ja) | しきい値電圧検出回路 | |
| JPS6324665Y2 (ja) | ||
| JPH05114838A (ja) | ノイズ除去回路 | |
| JPH01269313A (ja) | パルス発生回路 | |
| JPH01231425A (ja) | パルス発生回路 | |
| JP3427939B2 (ja) | 遅延回路 | |
| JPH05268020A (ja) | クロック切換回路 | |
| SU570087A1 (ru) | Устройство дл воспроизведени магнитной сигналограммы | |
| JP3505802B2 (ja) | 位相同期回路、ワンショットパルス発生回路及び信号処理装置 | |
| JP2605895B2 (ja) | トリガ信号発生器 | |
| JP2661117B2 (ja) | クロック位相調整回路 | |
| JPS6141220A (ja) | デイジタル信号遅延回路 | |
| JPH021455B2 (ja) | ||
| JPH0362256A (ja) | サンプリング信号発生装置 | |
| JPS6338123B2 (ja) | ||
| KR970055550A (ko) | 교정 기능을 가진 3분주 회로 |