JPH01269313A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH01269313A JPH01269313A JP9870488A JP9870488A JPH01269313A JP H01269313 A JPH01269313 A JP H01269313A JP 9870488 A JP9870488 A JP 9870488A JP 9870488 A JP9870488 A JP 9870488A JP H01269313 A JPH01269313 A JP H01269313A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- delay
- delay time
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 230000001934 delay Effects 0.000 claims abstract description 9
- 238000004904 shortening Methods 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同一周波数をもつ２つの入力信号を混合し、
遅延時間可変の遅延回路により、位相差を可変できるパ
ルス発生回路に関し、特に、ビデオ・テープ・レコーダ
（以下、ＶＴＲと略称する）やディジタル・オーディオ
・テープ・レコーダ（以下、ＤＡＴと略称する）に適す
るパルス発生回路に関する。
遅延時間可変の遅延回路により、位相差を可変できるパ
ルス発生回路に関し、特に、ビデオ・テープ・レコーダ
（以下、ＶＴＲと略称する）やディジタル・オーディオ
・テープ・レコーダ（以下、ＤＡＴと略称する）に適す
るパルス発生回路に関する。
従来、この種のパルス発生回路は、混合回路とアナログ
遅延回路と２分周回路とで構成されている。
遅延回路と２分周回路とで構成されている。
第２図に示す従来例は、混合回路１とアナログ遅延回路
２と２分周回路３とで構成されている。
２と２分周回路３とで構成されている。
混合回路１は、入力信号２１とセット入力信号２２とを
入力として混合し、混合信号２３を出力する。
入力として混合し、混合信号２３を出力する。
アナログ遅延回路２は、その混合信号２３を入力とし、
設定遅延時間だけ遅延し、アナログ遅延信号２４を出力
する。２分周回路３は、そのアナログ遅延信号２４とセ
ット入力信号２２とを入力とし、セット信号２２により
初期値がセットされ、アナログ遅延信号２４を２分周し
、分周出力信号２５を出力する。
設定遅延時間だけ遅延し、アナログ遅延信号２４を出力
する。２分周回路３は、そのアナログ遅延信号２４とセ
ット入力信号２２とを入力とし、セット信号２２により
初期値がセットされ、アナログ遅延信号２４を２分周し
、分周出力信号２５を出力する。
第３図は、第２図に示す従来例の動作を説明するための
タイミングチャートである。第３図は、セット入力信号
２２と分周出力信号２５との位・相差がｔＤの場合の例
である。まず、セット入力信号２２のパルスにより、２
分周回路３にＯがセットされ、混合回路１は、入力信号
２１と共に論理和混合され、混合信号２３を出力する。
タイミングチャートである。第３図は、セット入力信号
２２と分周出力信号２５との位・相差がｔＤの場合の例
である。まず、セット入力信号２２のパルスにより、２
分周回路３にＯがセットされ、混合回路１は、入力信号
２１と共に論理和混合され、混合信号２３を出力する。
次に、アナログ遅延回路２ば、その混合信号２３の立上
がりエッチを設定遅延時間ｔ１だけ遅延し、７ナロダ遅
延信号２４を出力する。
がりエッチを設定遅延時間ｔ１だけ遅延し、７ナロダ遅
延信号２４を出力する。
最後に、２分周回路３は、そのアナログ遅延信号２４の
立」−がりエッヂで変化する分周出力信号２５を出力す
る。
立」−がりエッヂで変化する分周出力信号２５を出力す
る。
口発明が解決しようとする課題〕
上述した従来のパルス発生回路は、遅延時間ｔｎの設定
範囲がセット入力信号２２の半周期もあるので、この遅
延時間ｔＤの作成方法が外付は容量素子と抵抗素子によ
る時定数による場合、遅延時間ｔＤが長いとき、電源変
動の影響を受けやすいという欠点がある。
範囲がセット入力信号２２の半周期もあるので、この遅
延時間ｔＤの作成方法が外付は容量素子と抵抗素子によ
る時定数による場合、遅延時間ｔＤが長いとき、電源変
動の影響を受けやすいという欠点がある。
特に、本従来例を集積回路に内蔵し、ＤＴＲまたはＤＡ
Ｔセットのヘッド切換えパルス発生回路に使う場合、遅
延時間ｔＤが１０ｍ５ｅｃから１５ｍ５ｅＣ位になるこ
とはしばしばであり、電源ノイズや外来スパイク・ノイ
ズによる電源変動の影響により、後動作するおそれがあ
るという欠点がある。
Ｔセットのヘッド切換えパルス発生回路に使う場合、遅
延時間ｔＤが１０ｍ５ｅｃから１５ｍ５ｅＣ位になるこ
とはしばしばであり、電源ノイズや外来スパイク・ノイ
ズによる電源変動の影響により、後動作するおそれがあ
るという欠点がある。
本発明のパルス発生回路は、２つの入力信号を混合する
混合回路とその信号をディジタル的に遅延するディジタ
ル遅延回路とさらに、アナログ的に遅延するアナログ遅
延回路と、その遅延信号を分周する２分周回路とを有し
、前記混合回路の、第−及び第二の入力を同一周波数を
もつ入力信号端子及びセット入力信号端子に、第一の出
力を混合信号端に、それぞれ接続し、前記ディジタル遅
延回路の、第一の入力を該混合信号端に、第一の出力を
ディジタル遅延信号端に、それぞれ接続し、前記アナロ
グ遅延回路の第一の入力を該ディジタル遅延信号端に、
第一の出力をアナログ遅延信号端に、それぞれ接続し、
前記２分周回路の、第−及び第２の入力を該アナログ遅
延信号端及び前記セット入力信号端子に、第一の出力を
分周出力信号端子に、それぞれ接続して構成している。
混合回路とその信号をディジタル的に遅延するディジタ
ル遅延回路とさらに、アナログ的に遅延するアナログ遅
延回路と、その遅延信号を分周する２分周回路とを有し
、前記混合回路の、第−及び第二の入力を同一周波数を
もつ入力信号端子及びセット入力信号端子に、第一の出
力を混合信号端に、それぞれ接続し、前記ディジタル遅
延回路の、第一の入力を該混合信号端に、第一の出力を
ディジタル遅延信号端に、それぞれ接続し、前記アナロ
グ遅延回路の第一の入力を該ディジタル遅延信号端に、
第一の出力をアナログ遅延信号端に、それぞれ接続し、
前記２分周回路の、第−及び第２の入力を該アナログ遅
延信号端及び前記セット入力信号端子に、第一の出力を
分周出力信号端子に、それぞれ接続して構成している。
次に、本発明について図面を参照して説明する。
ます、第１図は本発明の一実施例を示すブロック図であ
る。
る。
第１図に示すパルス発生回路の実施例は、混合回路１と
ディジタル遅延回路４とアナログ遅延回路２と２分周回
路３とを具備して構成されている。
ディジタル遅延回路４とアナログ遅延回路２と２分周回
路３とを具備して構成されている。
混合回路１の、第−及び第二の入力は入力信号２１の端
子及びセット入力信号２２の端子に、第一の出力は混合
信号２３の出力端に、それぞれ接続されている。ディジ
タル遅延回路４の第一の入力はその混合信号２３の出力
端に、第一の出力はディジタル遅延信号２６の出力端に
、それぞれ接続されている。アナログ遅延回路２の、第
一の入力はそのディジタル遅延信号２６の出力端に、第
一の出力はアナログ遅延信号２４の出力端に、それぞれ
接続されている。２分周回路３の、第−及び第二の入力
はそのアナログ遅延信号２４の出力端及びセット入力端
子に、第１の出力は分周出力信号２５の端子に、それぞ
れ接続されている。
子及びセット入力信号２２の端子に、第一の出力は混合
信号２３の出力端に、それぞれ接続されている。ディジ
タル遅延回路４の第一の入力はその混合信号２３の出力
端に、第一の出力はディジタル遅延信号２６の出力端に
、それぞれ接続されている。アナログ遅延回路２の、第
一の入力はそのディジタル遅延信号２６の出力端に、第
一の出力はアナログ遅延信号２４の出力端に、それぞれ
接続されている。２分周回路３の、第−及び第二の入力
はそのアナログ遅延信号２４の出力端及びセット入力端
子に、第１の出力は分周出力信号２５の端子に、それぞ
れ接続されている。
５一
つぎに、その動作について説明する。
第４図は第１図に示す実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
第４図はセット入力信号２２と分周出力信号２５との位
相差がｔＤ、ディジタル遅延量がｔＤｌ、アナログ遅延
量がｔＤ□の場合の例である。まず、セット入力信号２
２のパルスにより、２分周回路３に０がセットされ、混
合回路１は入力信号２１と共に論理和混合され、混合信
号２３を出力する。
相差がｔＤ、ディジタル遅延量がｔＤｌ、アナログ遅延
量がｔＤ□の場合の例である。まず、セット入力信号２
２のパルスにより、２分周回路３に０がセットされ、混
合回路１は入力信号２１と共に論理和混合され、混合信
号２３を出力する。
次に、ディジタル遅延回路４は、その混合信号２３の立
上がりエッヂを設定遅延時間ｔＤｌだけ遅延し、ディジ
タル遅延信号２６を出力する。さらに、アナログ遅延回
路２ば、そのディジタル遅延信号２６の立上がりエッチ
を設定遅延時間ｔＤ２だげ遅延し、アナログ遅延信号２
４を出力する。最後に、２分周回路３は、そのアナログ
遅延信号２４の立上がりエッヂで変化する分周出力信号
２５を出力する。
上がりエッヂを設定遅延時間ｔＤｌだけ遅延し、ディジ
タル遅延信号２６を出力する。さらに、アナログ遅延回
路２ば、そのディジタル遅延信号２６の立上がりエッチ
を設定遅延時間ｔＤ２だげ遅延し、アナログ遅延信号２
４を出力する。最後に、２分周回路３は、そのアナログ
遅延信号２４の立上がりエッヂで変化する分周出力信号
２５を出力する。
以上説明したように本発明は、ディジタル遅延回路を設
け、全体の遅延時間ｔＤが長いときばあ−〇− らかしめディジタル的に遅延でき（遅延時間ｔｎ＋）、
アナロク的な遅延による遅延時間ｔＤ２を短かくするこ
とができるので、電源変動の影響を受けにくくすること
ができる効果がある。
け、全体の遅延時間ｔＤが長いときばあ−〇− らかしめディジタル的に遅延でき（遅延時間ｔｎ＋）、
アナロク的な遅延による遅延時間ｔＤ２を短かくするこ
とができるので、電源変動の影響を受けにくくすること
ができる効果がある。
特に、本発明を集積回路に内蔵し、ＶＴＲまたはＤＡＴ
セットのヘッド切換えパルス発生回路に使う場合、遅延
時間ｔＤ２をおよそ５ｍ５ｅｃ以下にすることができる
ので、電源変動の影響により誤動作するおそれをなくせ
る効果がある。
セットのヘッド切換えパルス発生回路に使う場合、遅延
時間ｔＤ２をおよそ５ｍ５ｅｃ以下にすることができる
ので、電源変動の影響により誤動作するおそれをなくせ
る効果がある。
第１図は本発明のパルス発生回路の一実施例を示すブロ
ック図、第２図は従来のパルス発生回路の一例を示すブ
ロック図、第３図は第２図に示す一例の動作を説明する
ためのタイミンク・チャート、第４図は第１図に示す一
実施例の動作を説明するためのタイミンク・チャート、
である。 １・・・・・混合回路、２・・・アナログ遅延回路、３
・２分周回路、４・・・・ディジタル遅延回路、２］
・・・入力信号、２２・・・・・セット入力信号、２３
・・・混合信号、２４・・・アナログ遅延信号、２５・
・・・・・分周出力信号、２６・・・・・・ディジタル
遅延信号、ｊＤ＋ ｔＤｌ＋ ｔＤ□・・・・・遅
延時間。 代理人 弁理士 内 原 晋
ック図、第２図は従来のパルス発生回路の一例を示すブ
ロック図、第３図は第２図に示す一例の動作を説明する
ためのタイミンク・チャート、第４図は第１図に示す一
実施例の動作を説明するためのタイミンク・チャート、
である。 １・・・・・混合回路、２・・・アナログ遅延回路、３
・２分周回路、４・・・・ディジタル遅延回路、２］
・・・入力信号、２２・・・・・セット入力信号、２３
・・・混合信号、２４・・・アナログ遅延信号、２５・
・・・・・分周出力信号、２６・・・・・・ディジタル
遅延信号、ｊＤ＋ ｔＤｌ＋ ｔＤ□・・・・・遅
延時間。 代理人 弁理士 内 原 晋
Claims (1)
- ２つの入力信号を混合する混合回路と、この回路の出力
信号をディジタル的に遅延するディジタル遅延回路と、
この遅延回路の出力をアナログ的に遅延するアナログ遅
延回路と、このアナログ遅延回路からの遅延信号を分周
する分周回路とを有することを特徴とするパルス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9870488A JPH01269313A (ja) | 1988-04-20 | 1988-04-20 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9870488A JPH01269313A (ja) | 1988-04-20 | 1988-04-20 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01269313A true JPH01269313A (ja) | 1989-10-26 |
Family
ID=14226892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9870488A Pending JPH01269313A (ja) | 1988-04-20 | 1988-04-20 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01269313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007025329A1 (de) * | 2007-05-31 | 2008-12-11 | Osram Gesellschaft mit beschränkter Haftung | Projektor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223827A (ja) * | 1982-06-23 | 1983-12-26 | Fujitsu Ltd | 信号遅延時間可変装置 |
| JPS61251226A (ja) * | 1985-04-29 | 1986-11-08 | Mitsubishi Electric Corp | パルス幅変調回路 |
-
1988
- 1988-04-20 JP JP9870488A patent/JPH01269313A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223827A (ja) * | 1982-06-23 | 1983-12-26 | Fujitsu Ltd | 信号遅延時間可変装置 |
| JPS61251226A (ja) * | 1985-04-29 | 1986-11-08 | Mitsubishi Electric Corp | パルス幅変調回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007025329A1 (de) * | 2007-05-31 | 2008-12-11 | Osram Gesellschaft mit beschränkter Haftung | Projektor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2745869B2 (ja) | 可変クロック分周回路 | |
| JPH04288607A (ja) | クロック信号切り換え回路 | |
| JPH01269313A (ja) | パルス発生回路 | |
| JPS63232615A (ja) | クロツク切替回路 | |
| JPH01231425A (ja) | パルス発生回路 | |
| JPH03163908A (ja) | クロツク信号遅延回路 | |
| JPH0481123A (ja) | パルス発生回路 | |
| JP2606262B2 (ja) | パルス発生回路 | |
| JPH08125644A (ja) | クロックの同期化回路 | |
| JPS61285523A (ja) | クロツク切換回路 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JP2621205B2 (ja) | 分周回路 | |
| JP3427939B2 (ja) | 遅延回路 | |
| JPH05268008A (ja) | パルス発生回路 | |
| KR950002063Y1 (ko) | 광역 데이타 클럭 동기회로 | |
| KR920004590B1 (ko) | 랫치(Latch)를 이용한 리모콘 모드전환 방식 | |
| JP2622853B2 (ja) | ２逓倍回路 | |
| JPH0261183B2 (ja) | ||
| JP2575221B2 (ja) | Ｐｌｌ回路 | |
| JPS62261244A (ja) | 位相デユ−テイ調整回路 | |
| JPH01261926A (ja) | 分周回路 | |
| JPS61158216A (ja) | デイジタル電圧制御発振器 | |
| JPH04296917A (ja) | システムクロック発生回路 | |
| JPS622719A (ja) | 分周カウンタテスト回路 | |
| JPS6141220A (ja) | デイジタル信号遅延回路 |