JPH03163908A - クロツク信号遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デイジタル回路におけるクロック信号の遅延
回路に関する。

（１） 〔従来の技術〕 従来の遅延回路は、特開昭６２−３６９１１号公報に記
載されたプログラマブル遅延線などを用い、第６図ある
いは第７図に示すように遅延素子としてＬ，Ｃを使用し
た回路が使用されていた。

〔発明が解決しようとする課題〕

上記従来技術は、ディスクリートなＬ，Ｃによる遅延素
子を用いているため、高周波特性が悪く波形を忠実に再
現しなかったり、波形を消滅させたりするため周波数帯
域として数１００ＭＨｚ程度が上限であった。５　０　
０　Ｍ　Ｈ　ｚ以上の信号を遅延させるにはＬ，Ｃを含
む回路では不適であるという問題があった。

従って、周波数の高い５　０　０　Ｍ　Ｈ　ｚ−Ｉ　Ｇ
　Ｈ　ｚのクロック信号などの遅延回路には使用できな
いという問題点があった。

本発明の目的は、特に周波数の高いクロック信号を遅延
させる回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達戊するために、カウンタ回路とシ（２） フトレジスタ回路と複数個の遅延素子とゲート回路を用
いることによって、周波数の高い入力クロックは、カウ
ンタおよびシフトレジスタによって一端低い周波数に変
換したのち、カウンタ，シフトレジスタの各出力信号に
ついてそれぞれ遅延時間の等しい遅延素子により遅延さ
せ、その出力をゲート回路により排他的論理和演算を行
うことにより、遅延させたクロック信号を得るものであ
る。

〔作用〕

本発明は、クロック入力信号の立上りで動作するフリッ
プフロップ又はカウンタと、クロック入力信号の立ち下
がりで動作し、前記フリップフロップ又はカウンタの出
力を入力とする、シフトレジスタと、フリップフロップ
又はカウンタおよびシフトレジスタのそれぞれの出力に
遅延時間の等しい遅延素子を設け、その出力の排他的論
理和をとることによって、クロック信号の遅延回路を実
現するものである。クロック信号の立ち上がりからの遅
延量と立ち下がりからの遅延量を同じにすることにより
元のクロック波形を保存した後相互（３） の排他的論理和を取ることにより目的の信号を得られる
。この方式では高速な能動素子たとえばＧａＡｓのＥＣ
Ｌを使用して分周回路とシフトレジスタを構成し、２分
周した後にＬ，Ｃ回路により所定の遅延をしさらに元の
クロックの波形に戻すことによって目的の遅延量を得る
ことができる。

〔実施例〕

以下、本発明の一実施例について説明する。

第ｌ図は、本発明のクロック遅延回路の一実施例を示す
図である。

入力端子７に入力されたクロック信号は、フリップフロ
ップ１のＧＫ端子に、またインバータ６を介してシフト
レジスタ２のＣＫ端子にそれぞれ接続されている。

フリップフロップ（以下Ｆ．Ｆという）１の出力は遅延
素子３に、またシフトレジスタ（以下Ｓ．Ｒという）２
の出力は遅延素子４に接続され、それぞれの遅延素子の
出力は排他的論理和（以下ＦＯＲという）５を通して出
力端子８に出力する。

第２図は、第１図の動作タイムチャートを示す（４） 図である。

入力端子７に入力されたクロック信号１０１はＦ．Ｆ’
ｌにより１／２に分周しＦＦＯＵＴ１０２を得る。一方
、ＦＦＯＵＴ１０２はＳ．Ｒ２に接続され，インバータ
６を介したクロック信号の立ち下がりでシフト動作が行
われＳＲＯＵＴ１０４を得る。

ＦＦＯＵＴ１０２は遅延時間ｄなる遅延素子３を、また
ＳＲＯＵＴ１０４は同様に遅延時間ｄの遅延素子４をそ
れぞれ通り、ＦＦＤＥＬＡＹ１０３，ＳＲＤＥＬＡＹ１
０５に示すようにそれぞれｄだけ時間的に遅れた信号と
した後、ＥＯＲ５に入力する。

ＥＯＲ５では、ＦＦＤＥＬＡＹ　１　０　３とＳＲＤＥ
ＬＡＹ　１　０　５の排他的論理和演算を行いＣＬＫＯ
ＵＴ　１　０　６を出力する。

以上の動作を行うことによって、ＣＬＫＩＮ１０１の信
号からｄだけ遅延したＣＬＫＯＵＴ１０６が得られる。

第３図は第１図の回路を拡張したものであり、（５） ＣＬＫＩＮの周波数が高い場合のクロック遅延回路を、
示す図である。また、第４図は第３図の動作を表すタイ
ムチャートを示す図である。

第３図の動作を第４図を使って説明する。

ＣＫＩＮＳ２１の立上りと立ち下がりで動作するリング
カウンタ３０１とシフトレジスタ３０２によって１／８
分周された信号３２２あるいは、３２３に代表されるよ
うな、入力クロックに対して半周期ずつ位相差をもつ８
本の信号を、リングカウンタ３０１のＱＯ−Ｑ３とシフ
トレジスタ３０２のＱＯ−Ｑ３によって発生させる。そ
の信号はそれぞれ遅延線３０３〜３０６，３０７〜３１
０を通りｄだけ遅延した信号３２４〜３３１とし、排他
的論理和ゲート３１１によって論理演算を行いＣＬＫＯ
ＵＴ信号３３２を出力する。

これによって、入力信号ＣＬＫＩＮの周波数が高い場合
（例えば５００ＭＨｚ以上）においても、第４図に示す
ようにＣＬＫＩＮ３２１からｄだけ遅延したＣＬＫＯＵ
Ｔ３２２を得ることができる。

本実施例では遅延素子としてＬ，Ｃ形を示した（６） がＩ　Ｍ　Ｈ　ｚ以上の場合単に線材を遅延素子として
使用することも可能である。

本実施例の説明では遅延量が１周期以内のみを示したが
１周期以上についてもフリツプフロツブを多段にするこ
とにより達或できる。

第５図は、第１図の遅延素子に外部信号５０２によって
プログラム可能な遅延素子９および１０を用いたプログ
ラマプルなクロック遅延回路の一例である。

第６図は、従来方法による遅延回路であり、第７図は従
来方法によるプログラマブル遅延回路の一例である。

〔発明の効果〕

本発明によれば、遅延素子に入力する周波数を低くする
ことが可能となるため、遅延素子として一般に使用され
ているＬ，Ｃからなる遅延線を用いることが可能となり
、周波数の高いクロック信号についても遅延時間のコン
トロールが簡単に実現できる。

また、本発明のクロック遅延回路は論理素子と（７） 遅延素子から構成される簡単な回路であるため、ＩＣ化
等が容易であるなどの効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のクロック遅延回路図、第２
図は第１図のクロック遅延回路の動作タイムチャートを
表す図、第３図は周波数の高い場合のクロック遅延回路
図、第４図は第３図の動作を表す図、第５図は外部から
プログラム可能なクロック遅延回路図、第６図、第７図
は従来方法による遅延回路の一例図である。 １・・・フリップフロップ、２・・・シフトレジスタ、
３，４・・・遅延素子、５・・・排他的論理和ゲート、
６・・・インバータゲート、７・・クロック入力端子、
８・・・クロック出力端子、９，１０・・・プログラマ
ブル遅延素子、１０１・・クロック入力信号、１０２・
・・ＦＦＯＵＴ信号、］−０３・・・ＳＲＯＵＴ信号、
１０４・・・ＦＦＯＵＴ遅延信号、１０５・・・ＳＲＯ
ＵＴ遅延信号、１０６・・・遅延クロック出力信号、３
０１・・・リングカウンタ、３０２・・・シフトレジス
タ、３０３〜３１０・・・・遅延素子、３１１・・・排
他的論理和ゲ（８） ート。 （９）

Claims (1)

1. 【特許請求の範囲】 １、クロックの立上り（又は立ち下がり）で動作するフ
   リップフロップ（又はカウンタ）と立ち下がり（又は立
   上り）で動作するシフトレジスタとを具備し、前記フリ
   ップフロップの出力をシフトレジスタに入力するように
   接続し、フリップフロップおよびシフトレジスタの各出
   力に同一遅延時間を有する遅延素子を挿入しその遅延素
   子の出力すべてについて排他的論理和をとるように構成
   したことを特徴とするクロック遅延回路。 ２、前記遅延素子として外部からプログラム可能な遅延
   素子を用いたことを特徴するクロック遅延回路。