JPH01231425A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH01231425A JPH01231425A JP63057485A JP5748588A JPH01231425A JP H01231425 A JPH01231425 A JP H01231425A JP 63057485 A JP63057485 A JP 63057485A JP 5748588 A JP5748588 A JP 5748588A JP H01231425 A JPH01231425 A JP H01231425A
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- JP
- Japan
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- signal
- circuit
- frequency division
- frequency
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- Prior art date
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- Pending
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- 230000003111 delayed effect Effects 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２つの入力信号の内の一方を分周し、また他
方と同一の周波数をもち、さらに遅延時間可変の遅延回
路により、位相差を可変できるパルス発生回路に関し、
特にビデオ・テープ・レコーダ（以下、ＶＴＲと略称す
る）やディジタル・オーディオ・テープレコーダ（以下
、ＤＡＴと略称する）に適するパルス発生回路に関する
。
方と同一の周波数をもち、さらに遅延時間可変の遅延回
路により、位相差を可変できるパルス発生回路に関し、
特にビデオ・テープ・レコーダ（以下、ＶＴＲと略称す
る）やディジタル・オーディオ・テープレコーダ（以下
、ＤＡＴと略称する）に適するパルス発生回路に関する
。
従来、この種のパルス発生回路は、ｎ分周回路と遅延回
路と２分周回路とで構成されている。第３図に示す従来
例は、ｎ分周回路１と遅延回路２と２分周回路３とで構
成されている。ｎ分周回路１は、被分周入力信号２１と
セット入力信号２２とを入力とし、セット入力信号２２
により分周値ｎがセットされ、被分局入力信号２１をｎ
分周し、ｎ分周信号２５を出力する。遅延回路２は、そ
のｎ分周信号２５を入力とし、設定遅延時間だけ遅延し
、遅延信号２３を出力する。２分周回路３は、その遅延
信号２３とセット入力信号２２とを入力とし、セット入
力信号２２により初期値がセットされ、遅延信号２３を
２分周し、分局出力信号２４を出力する。第４図は、第
３図に示す従来例の動作を説明するためのタイミング・
チャートである。第４図では、被分周入力信号２１がセ
ット入力信号２２０１０倍の周波数をもち、セット入力
信号２２と分周出力信号２４との位相差がｔＤであり、
また分局値ｎが５であり、さらに設定遅延時間がｔＤｌ
の場合の例を示している。
路と２分周回路とで構成されている。第３図に示す従来
例は、ｎ分周回路１と遅延回路２と２分周回路３とで構
成されている。ｎ分周回路１は、被分周入力信号２１と
セット入力信号２２とを入力とし、セット入力信号２２
により分周値ｎがセットされ、被分局入力信号２１をｎ
分周し、ｎ分周信号２５を出力する。遅延回路２は、そ
のｎ分周信号２５を入力とし、設定遅延時間だけ遅延し
、遅延信号２３を出力する。２分周回路３は、その遅延
信号２３とセット入力信号２２とを入力とし、セット入
力信号２２により初期値がセットされ、遅延信号２３を
２分周し、分局出力信号２４を出力する。第４図は、第
３図に示す従来例の動作を説明するためのタイミング・
チャートである。第４図では、被分周入力信号２１がセ
ット入力信号２２０１０倍の周波数をもち、セット入力
信号２２と分周出力信号２４との位相差がｔＤであり、
また分局値ｎが５であり、さらに設定遅延時間がｔＤｌ
の場合の例を示している。
まず、セット入力信号２２のパルスにより、ｎ分周回路
１及び２分周回路３に５及びＯがセットされる。ｎ分周
回路１は、被分周入力信号２１を分周データに示すよう
に５分周し、分局データが３及び５で“ハイ”レベル及
び“ｐ−”レベルになるｎ分周信号２５を出力する。
１及び２分周回路３に５及びＯがセットされる。ｎ分周
回路１は、被分周入力信号２１を分周データに示すよう
に５分周し、分局データが３及び５で“ハイ”レベル及
び“ｐ−”レベルになるｎ分周信号２５を出力する。
次に、遅延回路２は、そのｎ分周信号２５の立上がりエ
ッヂを設定遅延時間ｔｅｌだけ遅延し、遅延信号２３を
出力する。
ッヂを設定遅延時間ｔｅｌだけ遅延し、遅延信号２３を
出力する。
最後に、２分周回路３は、その遅延信号２３の立上がり
エッヂで変化する分局出力信号２４を出力する。
エッヂで変化する分局出力信号２４を出力する。
上述した従来のパルス発生回路は、ｎ分周信号２５の立
上がりエッヂの位相が分局データのある一つの値（第３
図の例では、３の値）で決まり、また遅延時間ｔＤｔの
設定範囲がセット入力信号２２の半周期（第３図の例で
は、分局データが３．２・・・４までの範囲）もあるの
で、この遅延時間ｔＤｌの作成方法が外付は容量素子と
抵抗素子による時定数による場合、遅延時間ｔＤｌが長
いとき、電源変動の影響を受けやすいという欠点がある
。
上がりエッヂの位相が分局データのある一つの値（第３
図の例では、３の値）で決まり、また遅延時間ｔＤｔの
設定範囲がセット入力信号２２の半周期（第３図の例で
は、分局データが３．２・・・４までの範囲）もあるの
で、この遅延時間ｔＤｌの作成方法が外付は容量素子と
抵抗素子による時定数による場合、遅延時間ｔＤｌが長
いとき、電源変動の影響を受けやすいという欠点がある
。
特に、本従来例を集積回路に内蔵し、ＶＴＲまたはＤＡ
Ｔセットのヘッド切換えパルス発生回路に使う場合、遅
延時間ｔＤｌが１０ｍ５ｅｃから１５ｍ５ｅｃ位になる
ことはしばしばであり、電源ノイズや外来スパイク・ノ
イズによる電源変動の影響により、誤動作するおそれが
あるという欠点がある。
Ｔセットのヘッド切換えパルス発生回路に使う場合、遅
延時間ｔＤｌが１０ｍ５ｅｃから１５ｍ５ｅｃ位になる
ことはしばしばであり、電源ノイズや外来スパイク・ノ
イズによる電源変動の影響により、誤動作するおそれが
あるという欠点がある。
本発明のパルス発生回路は、分局データを作成するｎ分
周回路とそのデータをデコードする分周出力デコード回
路とそのデコード信号を遅延する遅延回路とその遅延信
号を分周する２分周回路とを有し、前記ｎ分周回路の、
第−及び第二の入力を被分局周波数をもつ被分局入力信
号端子及び半導体位相をもつセット入力信号端子に、第
一の出力を分局データ信号端に、それぞれ接続し、前記
分周出力デコード回路の、第一の入力を該分局データ信
号端に、第一の出力をデコード信号端にそれぞれ接続し
、前記遅延回路の、第一の入力を該デコード信号端に、
第一の出力を遅延信号端に、それぞれ接続し、前記２分
周回路の、第−及び第二の入力を該遅延信号端及び前記
セット入力信号端子に、第一の出力を分局出力端子に、
それぞれ接続して構成している。
周回路とそのデータをデコードする分周出力デコード回
路とそのデコード信号を遅延する遅延回路とその遅延信
号を分周する２分周回路とを有し、前記ｎ分周回路の、
第−及び第二の入力を被分局周波数をもつ被分局入力信
号端子及び半導体位相をもつセット入力信号端子に、第
一の出力を分局データ信号端に、それぞれ接続し、前記
分周出力デコード回路の、第一の入力を該分局データ信
号端に、第一の出力をデコード信号端にそれぞれ接続し
、前記遅延回路の、第一の入力を該デコード信号端に、
第一の出力を遅延信号端に、それぞれ接続し、前記２分
周回路の、第−及び第二の入力を該遅延信号端及び前記
セット入力信号端子に、第一の出力を分局出力端子に、
それぞれ接続して構成している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図に示すパルス発生回路の実施例は、ｎ分周回路ｌと
分周出力デコード回路４と遅延回路２と２分周回路３と
を具備して構成されている。ｎ分周回路１の、第−及び
第二の入力は被分局入力信号２１の端子及びセット入力
信号２２の端子に、第一の出力は分周データ信号２６の
出力端に、それぞれ接続されている。
１図に示すパルス発生回路の実施例は、ｎ分周回路ｌと
分周出力デコード回路４と遅延回路２と２分周回路３と
を具備して構成されている。ｎ分周回路１の、第−及び
第二の入力は被分局入力信号２１の端子及びセット入力
信号２２の端子に、第一の出力は分周データ信号２６の
出力端に、それぞれ接続されている。
分局出力デコード回路４の第一の入力はその分周データ
信号２６の出力端に、第一の出力はデコード信号２７の
出力端に、それぞれ接続されている。遅延回路２の、第
一の入力はそのデコード信号２７の出力端に、第一の出
力は遅延信号２３の出力端に、それぞれ接続されている
。２分周回路３の、第−及び第二の入力はその遅延信号
２３の出力端及びセット入力信号２２の端子に、第一の
出力端は分周出力信号２４の端子に、それぞれ接続され
ている。
信号２６の出力端に、第一の出力はデコード信号２７の
出力端に、それぞれ接続されている。遅延回路２の、第
一の入力はそのデコード信号２７の出力端に、第一の出
力は遅延信号２３の出力端に、それぞれ接続されている
。２分周回路３の、第−及び第二の入力はその遅延信号
２３の出力端及びセット入力信号２２の端子に、第一の
出力端は分周出力信号２４の端子に、それぞれ接続され
ている。
つぎに、その動作について説明する。第２図は第１図に
示す実施例の動作を説明するためのタイミング・チャー
トである。第２図では、被分局入力信号２１がセット入
力信号２２０１０倍の周波数をもち、セット入力信号２
２と分周出力信号２４との位相差がｔｎであり、また分
数値ｎが５であり、さらに分周データ信号２６の値１を
デコードし、設定遅延時間ｔ４の場合の例を示している
。
示す実施例の動作を説明するためのタイミング・チャー
トである。第２図では、被分局入力信号２１がセット入
力信号２２０１０倍の周波数をもち、セット入力信号２
２と分周出力信号２４との位相差がｔｎであり、また分
数値ｎが５であり、さらに分周データ信号２６の値１を
デコードし、設定遅延時間ｔ４の場合の例を示している
。
まず、セット入力信号２２のパルスにより、ｎ分周回路
ｌ及び２分周回路３に５及びＯがセットされる。ｎ分周
回路１は、被分局入力信号２１を５分周し、分周データ
信号２６を出力する。次に、分周出力デコード回路４は
、その分周データ信号２６の値１をデコードし、分局デ
ータが１及び５で“ハイ”レベル及び“ロー”レベルに
なるデコード信号２７を出力する。さらに、遅延回路２
は、そのデコード信号２７の立上がりエッヂを設定遅延
時間ｔＤ２だけ遅延し、遅延信号２３を出力する。最後
に、２分周回路３は、その遅延信号２３の立上がりエッ
ヂで変化する分周出力信号２４を出力する。
ｌ及び２分周回路３に５及びＯがセットされる。ｎ分周
回路１は、被分局入力信号２１を５分周し、分周データ
信号２６を出力する。次に、分周出力デコード回路４は
、その分周データ信号２６の値１をデコードし、分局デ
ータが１及び５で“ハイ”レベル及び“ロー”レベルに
なるデコード信号２７を出力する。さらに、遅延回路２
は、そのデコード信号２７の立上がりエッヂを設定遅延
時間ｔＤ２だけ遅延し、遅延信号２３を出力する。最後
に、２分周回路３は、その遅延信号２３の立上がりエッ
ヂで変化する分周出力信号２４を出力する。
以上説明したように本発明は、分局出力デコード回路を
設け、分周データ信号をデコードすることにより、全体
の遅延時間ｔＤが長いときはデコード値を適切に選ぶこ
とによって、デコード信号の位相を遅らすことができ、
遅延回路の遅延時間ｔ。２を短かくすることができるの
で、電源変動の影響を受けにくくすることができる効果
がある。
設け、分周データ信号をデコードすることにより、全体
の遅延時間ｔＤが長いときはデコード値を適切に選ぶこ
とによって、デコード信号の位相を遅らすことができ、
遅延回路の遅延時間ｔ。２を短かくすることができるの
で、電源変動の影響を受けにくくすることができる効果
がある。
特に、本発明を集積回路に内蔵し、ＶＴＲまたはＤＡＴ
セットのヘッド切換えパルス発生回路に使う場合、、遅
延時間ｔＤ２をおよそ５ｍ５ｅｃ以下にすることができ
るので、電源変動の影響により誤動作するおそれをなく
せる効果がある。
セットのヘッド切換えパルス発生回路に使う場合、、遅
延時間ｔＤ２をおよそ５ｍ５ｅｃ以下にすることができ
るので、電源変動の影響により誤動作するおそれをなく
せる効果がある。
第１図は本発明のパルス発生回路の一実施例を示すブロ
ック図、第２図は第１図の回路の動作を示すタイミング
チャート、第３図は従来例のブロック図、第４図は従来
例の動作を説明するためのタイミング・チャートである
。 １・・・・・・ｎ分周回路、２・・・・・・遅延回路、
３・・・・・・２分周回路、４・・・・・・分周出力デ
コード回路、２１・・・・・・被分周入力信号、２２・
・・・・・セット入力信号、２３・・・・・・遅延信号
、２４・・・・・・分周出力信号、２５・・・・・・ｎ
分周信号、２６・・・・・・分周データ信号、２７・・
・・・・デコード信号、ｔｏ・・・・・・全体の遅延時
間、ｔＤＩ・ｔｏ２・・・・・・設定遅延時間。 代理人 弁理士 内 原 晋 Ｏ巾
ック図、第２図は第１図の回路の動作を示すタイミング
チャート、第３図は従来例のブロック図、第４図は従来
例の動作を説明するためのタイミング・チャートである
。 １・・・・・・ｎ分周回路、２・・・・・・遅延回路、
３・・・・・・２分周回路、４・・・・・・分周出力デ
コード回路、２１・・・・・・被分周入力信号、２２・
・・・・・セット入力信号、２３・・・・・・遅延信号
、２４・・・・・・分周出力信号、２５・・・・・・ｎ
分周信号、２６・・・・・・分周データ信号、２７・・
・・・・デコード信号、ｔｏ・・・・・・全体の遅延時
間、ｔＤＩ・ｔｏ２・・・・・・設定遅延時間。 代理人 弁理士 内 原 晋 Ｏ巾
Claims (1)
- 入力信号を分周する第１の分周回路と、この回路の内容
をデコードするデコード回路と、そのデコード信号を遅
延する遅延回路と、その遅延信号を分周する第２の分周
回路とを有することを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057485A JPH01231425A (ja) | 1988-03-10 | 1988-03-10 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057485A JPH01231425A (ja) | 1988-03-10 | 1988-03-10 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01231425A true JPH01231425A (ja) | 1989-09-14 |
Family
ID=13057014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63057485A Pending JPH01231425A (ja) | 1988-03-10 | 1988-03-10 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01231425A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107040246A (zh) * | 2017-06-05 | 2017-08-11 | 深圳市国芯盟科技有限公司 | 具有动态重置功能的双边延时电路、芯片 |
-
1988
- 1988-03-10 JP JP63057485A patent/JPH01231425A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107040246A (zh) * | 2017-06-05 | 2017-08-11 | 深圳市国芯盟科技有限公司 | 具有动态重置功能的双边延时电路、芯片 |
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