JPH0270124A - Ｐｌｌ切替え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、フェーズ・ロックド・ループ（ＰＬＬ）回
路に係り、特に形式の異なる位相比較器を複数有するＰ
ＬＬ切替え回路に関するものである。

〔従来の技術〕

従来よりＰＬＬ回路は、有線・無線通信からフロッピー
ディスクの読取りまで、実に多種多様な分野で利用され
ている。

この種のＰＬＬ回路には、通常内部に記憶素子を持つ位
相比較器（例えばＵＳＰ３６１０９５４号）を持つ第１
のタイプと、内部に記憶素子を持たない第２のタイプと
がある。

第４図（ａ）、（ｂ）は従来のディジタル型の位相比較
器回路の一例を示す論理回路および位相差比較特性図で
あり、ＮＡＮＤＩ〜ＮＡＮＤ９はナントゲートで、ボー
トＲ１に入力信号（θｌ）が入力され、ボートＶ１にＶ
ＣＯ出力（θ０）が人力される。

このようにナントゲートＮＡＮＤ　１〜ＮＡＮＤ９によ
るラッチ（記憶素子）の組み合わせ構成にして、２信号
間の位相差を論理的に処理するように構成されており、
ボートＲ１の入力信号（θＩ）に対してボート■、の■
ＣＯ出力（θ。）の位相が遅れている場合にはボートＵ
１に、位相が進んでいる場合にはボートＤ　Ｉ　、その
差信号が発生し、第２図（ｂ）に示すような広い位相比
較範囲を有している。

〔発明が解決しようとする課題〕

ところが、記憶型の位相比較器（ＳＰＤ）は、入力信号
（θｌ）が振幅的に安定している場合には有効に動作す
るが、人力信号（θＩ）がフェーディングを受ける無線
伝送による信号であるとか、光ディスクの再生信号等の
ようにドロップアウトを生ずる場合、または逆にエキス
トラパルス（ドロップイン）を生ずる場合には、不安定
な動作を生じ、かつその長期間その不安定状態が１を続
する場合がある。

この現象については、例えばＦｌｏｙｅｄ　　ＭＧａｒ
ｄｅｎ著のＰｈａｓｅｌｏｃｋ　Ｔｅｃｈｎｉｑｕｅｓ
（Ｊｏｈｎ　Ｗｉｌｅｙ　＆　５ｏｎｓ）等の文献に詳
細に示されているが、その要旨とするところは、入力パ
ルスと電圧制御発振器（ＶＣＯ）の出力パルスとが記憶
型の位相比較器（ＳＰＤ）に対して本来１：１の対をな
して入力することを前提としているにも関わらず、その
一方が相対的に上記のような現象により欠落することに
より、比較動作が不安定となり、かつ内部に有する記憶
回路のために、その不安定状態の出力が長期的にに’Ｊ
　ＮＮしてしまい、通信または情報記録における再生よ
うのクロックが長期的に不安定になり大量の情報欠落を
生じてしまう重大な問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、記憶素子を内在する位相比較器と記憶素子を非内
在とする位相比較器とを同期補足発生状態に基づいて切
替えることにより、外乱状態に左右されることなく入力
信号の同期補足から同期安定状態に至るまで安定したク
ロックを発生できるＰＬＬ切替え回路を得ることを目的
とする。

（課題を解決するための手段） この発明に係るＰＬＬ切替え回路は、位相比較手段を、
記憶素子を内蔵するメモリ型の位相比較器と、ゼロメモ
リ型の位相比較器と、入力信号の同期補足発生状態に基
づいてメモリ型の位相比較器とゼロメモリ型の位相比較
器とを選択切り替える切替え手段とから構成したもので
ある。

（作用〕 この発明においては、位相比較手段に入力される人力信
号に同期補足制御を必要とする期間は、切習え手段が記
憶素子を内蔵するメモリ型の位相比較器を選択し、入力
信号に同期補足制御を完了した後は、メモリ型の位相比
較器からゼロメモリ型の位相比較器に切り替え、入力信
号に対するＰＬＬを同期補足状態から同期状態発生後も
安定して行わせる。

〔実施例〕

第１図はこの発明の一実施例を示すＰＬＬ切替え回路の
一例を説明するブロック図であり、１は人力ボートで、
記録１通信等に使用される同期成分が含まれる信号が人
力される。２はメモリ型の位相比較器となる第１位相比
較器で、内部にメモリ素子を内在しており、位相比較範
囲が広い特性を有している。３は遅延素子で、入力ボー
ト１に人力される人力信号を遅延して第２位相比較器４
に人力信号を入力する。第２位相比較器４は、内部にメ
モリ素子を有せず、人力信号にドロップアウト等がが発
生しても短期間に安定状態となる特性を有している。

なお、第１位相比較器２および第２位相比較器４には、
電圧制御発振器７からの出力信号がフィードバックされ
、人力信号と出力信号との周波数差を電圧信号として出
力するＰＬＬ回路を構成している。５は切替え手段を構
成するスイッチング回路で、切替え制御端子６に人力さ
れる切替え制御信号に基づいて、すなわち人力ボート１
に入力される入力信号の同期捕捉処理状態発生有無に基
づいて、すなわち同期捕捉を必要とする期間は第１位相
比較器２の電圧信号を、同期捕捉終了後は第２位相比較
器４の電圧信号を電圧制御発振器７に選択的に出力する
。８は出力ボートで、ＶＣＯ出力が出力される。

第２図（ａ）、（ｂ）は、第１図に示した第１位相比較
器２の構成例を説明する論理ゲートおよびその出力特性
図である。

同図（ａ）において、１１は排他的論理和ゲートで、こ
の排他的論理和ゲート１１で、第４図（ａ）に示したナ
ントゲートを置換した場合に第１位相比較器２が構成さ
れ、同図（ｂ）に示されるように位相差Ｏ〜πの間で線
形な出力電圧を発生する。

次にこの発明による位相比較器切替え処理動作について
説明する。

人力ボート１に対して記録１通信等の同期捕捉を必要と
する期間になり、図示しない制御回路より切替え制御信
号が切替え制御端子６に入力されると、スイッチング回
路５が第１位相比較器２を有効とし、第２位相比較器４
を無効とする。

こねにより、大きな位相誤差を有する初期状態に対して
も広い位相比較範囲を有する第１位相比較器２の誤差電
圧を電圧制御発振器７に出力できる。

次いで、同期捕捉処理が完了すると、図示しない制御回
路より切替え制御信号を切替え制御端子６に出力し、ス
イッチング回路５が第１位相比較器２を無効とし、第２
位相比較器４を有効に設定する。

これにより、入力ボート１に入力された入力信号が遅延
素子３（第２位相比較器４の位相差検出特性の差分を補
正する）を介して第２位相比較器４に入力され、はぼ周
期が安定した入力された入力信号と電圧制御発振器７の
出力との位相差を、位相比較範囲は狭いが安定性のよい
第２位相比較器４が検出して以後安定したＰＬＬ制御を
行うことが可能となる。

なお、上記実施例では、第１位相比較器２の構成として
、排他的論理和ゲート１１で構成される場合を例に示し
たが、第３図（ａ）に示されるようなアンドゲート１２
で第１位相比較器２を構成しても良い。これにより、第
３図（ｂ）に示すように位相差０〜πの間で位相差に応
じた出力電圧を示す。

（発明の効果） 以上説明したように、この発明は位相比較手段を、記憶
素子を内蔵するメモリ型の位相比較器と、ゼロメモリ型
の位相比較器と、人力信号の同期補足発生状態に基づい
てメモリ型の位相比較器とゼロメモリ型の位相比較器と
を選択切り替える切替え手段とから構成したので、入力
信号に同期補足を必要とする場合、同期捕捉開始から同
期補足処理完了後のＰＬＬ動作を速やかに安定させるこ
とかでき、人力信号が変動しても常に安定したＰＬＬ制
御を実行可能となる優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＰＬＬ切替え回路の
一例を説明するブロック図、第２図（ａ）、（ｂ）は、
第１図に示した第１位相比較器の構成例を説明する論理
ゲートおよびその出力特性図、第３図（ａ）、（ｂ）は
、第１図に示した第１位相比較器の他の構成例を説明す
る論理ゲートおよびその出力特性図、第４図（ａ）。 （ｂ）は従来のディジタル型の位相比較器回路の一例を
示す論理回路および位相差比較特性図である。 図中、２は第１位相比較器、３は遅延素子、４は第２位
相比較器、５はスイッチング回路、７は電圧制御発振器
である。 第 ］ 図 第 図 位稲鬼 第 図 ａＳ及

Claims (1)

【特許請求の範囲】
1. 電圧制御発振手段からの発振出力される出力信号の周波
   数成分と入力信号の周波数成分の差分電圧を発生させる
   位相比較手段とから構成されるＰＬＬ回路において、前
   記位相比較手段を、記憶素子を内蔵するメモリ型の位相
   比較器と、ゼロメモリ型の位相比較器と、前記入力信号
   の同期補足発生状態に基づいて前記メモリ型の位相比較
   器とゼロメモリ型の位相比較器とを選択切り替える切替
   え手段とから構成したことを特徴とするＰＬＬ切替え回
   路。