JPS6364086B2

JPS6364086B2 -

Info

Publication number: JPS6364086B2
Application number: JP16498479A
Authority: JP
Priority date: 1979-12-19
Filing date: 1979-12-19
Publication date: 1988-12-09
Also published as: JPS5687924A

Description

【発明の詳細な説明】この発明は入力周波数の等しい２つのクロツク
パルスの位相を比較する位相比較回路に関するも
のである。

従来、この種の位相比較回路は位相同期発振器
等に用いられるもので、その構成は第１図の通り
である。

図で１は入力信号、２は出力信号、３は位相比
較出力、４は位相比較回路、５はフイルタ、６は
電圧制御発振器、７は出力クロツクが出力される
出力端子を示す。

第２図は第１図に用いられている位相比較回路
４の説明図である。

図で、８は入力クロツク１の立入り検出回路、
９はＤ・フリツプ・フロツプ回路を示す。

第３図は第１図、第２図で使用される、入力ク
ロツク１、RESET信号１０、出力クロツク２、
位相比較出力３のタイミング・チヤートを示す。

第１図において、第３図に示す如き入力クロツ
ク１、出力クロツク２が位相比較回路４に入力さ
れ、位相を比較し、その位相比較出力をフイルタ
５に入力する。フイルタ５で、高周波分が除去さ
れ、その出力は電圧発振器６（以後、VCOと記
す）を駆動し、出力クロツク２を入力に戻す。

こうして、出力クロツクの位相を入力クロツク
と所定の位相差（例えば0゜から360゜までの位相差
を検出できる位相比較回路を用いる場合は、その
中間の180゜）を有する位相に近づける。

この場合、位相比較回路４の出力３が入力クロ
ツク１の立上りで１、出力クロツク２の立上がり
で０になるセツト・リセツト形の位相比較回路が
用いられる。それ故、リセツト信号１０の最小ク
ロツク巾１２の影響により出力クロツクの動作範
囲がクロツク巾１２だけ狭められる。

これについて、第２図、第３図で説明する。立
上り検出回路８で入力クロツク１の立上りパルス
が（反転されるので立下り１１となる）検出さ
れ、フリツプフロツプ回路９のRESET端子Ｒに
入力される。このパルス１１はフリツプフロツプ
回路９の出力端子を強制的に１レベルに設定す
る。つぎに出力クロツク２がフリツプフロツプ回
路９のＣ端子に入力され、出力クロツク２の立上
りで前記の１レベルを０レベルにする。尚、外部
の入力クロツクが断になると、立上り検出回路８
で入力クロツクの立上りパルスが検出されないた
め、フリツプフロツプ９は単に基準クロツクを1/
２の周波数に分周して出力する。これら入力クロ
ツク１、出力クロツク２が周期的に繰返され、位
相比較出力３が端子より出力される。

ここで、立上り検出回路８は出力クロツク２を
分周すべくフリツプ・フロツプ回路８をリセツト
するためのリセツト信号１０を発生する。

このリセツト信号１０のパルス巾をｔとし、入
力クロツクの周期をＴとする。出力クロツクの立
上り点は動作範囲内で自由に動くことが出来る。

しかし、フリツプ・フロツプ回路に出力クロツ
ク２が入力されてもリセツト信号が低レベルを保
持している状態では出力クロツクは入力クロツク
を分周できず、その動作範囲T₂＝T₁−ｔ……(1)
となり、動作範囲T₂が入力クロツク１の周期Ｔ
よりもパルス巾ｔだけ減小する。

高速パルスの位相比較回路では、このパルス巾
１２が動作範囲T₂を狭める結果、時性が劣化さ
れる。

しかし、従来例ではリセツトパルス巾１０を最
小クロツク巾に確保しつつ、なおかつ極力狭くせ
ねばならず、実現上困難となりどうしても広くす
る傾向にある。

このため、従来のセツト・リセツト位相比較回
路では十分な特性が望めなかつた。

また、特開昭51−61866号公報には第６図のよ
うな構成のエツジトリガ・セツト−リセツト・フ
リツプフロツプによる位相比較回路が記載されて
いる。第６図において、エツジトリガ・セツト−
リセツト・フリツプフロツプは２個の遅延フリツ
プフロツプ２１，２２と排他的論理和ゲート２
３，２４とにより構成され、端子Ｓに入力される
トリガにより端子Ｑが“０”になり、端子Ｒに入
力されるトリガにより端子Ｑが“１”になる。こ
れにより、端子Ｓに入力されるパルスと端子Ｒに
入力されるパルスの位相差（時間差）に応じた時
間だけ“０”になる信号が端子Ｑより得られる。

しかしながら、このセツト−リセツト・フリツ
プフロツプによる位相比較回路では、一方の入力
端子に全くトリガが入力されない場合は、端子Ｑ
及びの出力は“０”か又は“１”のままになる
ため、これを位相同期発振器に用いた場合、片寄
つた制御電圧となり、所望する周波数（通常は制
御範囲の中心）から大幅にずれた信号が出力され
てしまう。

本発明はこれら従来の問題点を解決し、特性の
向上を計つた位相比較回路を提供するものであ
る。

第４図に本発明の一実施例を示す。

図で、１３はフリツプ・フロツプ回路（以下
Ｆ・Ｆ−１と記す）１４はフリツプ・フロツプ回
路（以下Ｆ・Ｆ−２と記す）１５は排他的論理和
回路を示す。

第５図は入力クロツク１、出力クロツク２，１
６はＦ・Ｆ−１のＱの出力１７はＦ・Ｆ−２の
の出力、１８は位相比較出力のタイムチヤートを
示す。

第４図でVCO６よりの出力クロツク２がＦ・
Ｆ−１−１３のＣに入力されと、出力クロツクの
立上りf₁，f₂……で出力クロツク２が分周され、
Ｆ・Ｆ−１・１３の出力１６がQ₁より出力され
る。出力１６はＦ・Ｆ−２・１４のD₂に入力さ
れ、入力クロツク２はC₂に入力される。入力ク
ロツク２の立上りd₁のとき、Ｆ・Ｆ−１の出力１
６はＯレベルなので₂の出力は１レベルとなり、
つぎに、Ｆ・Ｆ−１の出力１６が１レベルのと
き、入力クロツクの立上りd₂では₂はＯレベル
となる。即ち、Ｆ・Ｆ−２でＦ・Ｆ−１の分周波
形１６が入力クロツク１によつて読み込まれ、保
持され、Ｆ・Ｆ−２の出力が１７の様になる。

Ｆ・Ｆ−１の出力１６とＦ・Ｆ−２の出力１７
とが排他的論理和回路に入力され、位相比較出力
１８が得られる。

この波形１８は、入力クロツク１、出力クロツ
ク２の立上りの変化点で作られるから、動作範囲
T₁は入力クロツク１の１周期になり、従来例の
T₂＝T₁−ｔより拡げられたことになつた。

また、入力信号が断となり、Ｆ・Ｆ−２の₂
出力が固定された場合でも、Ｆ・Ｆ−１の₁出
力からはVCO６よりの出力クロツクが分周され
た半値幅率50％の信号が出力されるため、排他的
論理和回路１５の出力も半値幅率50％の信号とな
り、フイルタ５を介した信号はほぼ電圧制御発振
器６の制御範囲の中心となるため、所望する周波
数に近い出力が得られる。

本発明は従来例と比較してハードウエアが弱干
増えるが、それ以上に特性の向上が図れるので、
その効果は大きい。

なお本発明において、Ｆ・Ｆ−１の出力とＦ・
Ｆ−２の出力とを排他的論理回路を用いて位相比
較を行つたが、この組合せは１例に過ぎない。

【図面の簡単な説明】

第１図は従来例の位相同期発振器の回路図、第
２図は従来例の位相比較回路図、第３図は第２図
の入力クロツク、出力クロツク、位相比較出力、
リセツト信号のタイミング・チヤート、第４図は
本発明の一実施例、第５図は第４図の入力クロツ
ク、出力クロツク、Ｆ・Ｆ−１の出力Ｆ・Ｆ−２
の出力、位相比較出力のタイミング・チヤート、
第６図はエツジトリガ・セツト−リセツト・フリ
ツプフロツプによる位相比較回路図を示す。１は入力クロツク、２は出力クロツク、３は位
相比較出力、４は位相比較回路、５はフイルタ、
６は電圧制御発振器（VCO）、７は出力端子、８
は立上り検出回路、９はフリツプ・フロツプ回
路、１０はRESET信号、１１はRESET信号の
立下りパルス、１２はパルス巾ｔのリセツト信
号、１３はＦ・Ｆ−１、１４はＦ・Ｆ−２、１５
は排他論理回路、１６はＦ・Ｆ−１の出力、１７
はＦ・Ｆ−２の出力、１８は位相比較出力を示
す。

Claims

【特許請求の範囲】１位相比較回路とフイルタと電圧制御発振器と
より構成される位相同期発振器の前記位相比較回
路において、前記電圧制御発振器の出力クロツクをクロツク
Ｃ端子に入力され、反転出力端子をデータＤ端
子に帰還するよう接続された第１のフリツプフロ
ツプと、外部入力クロツクをクロツクＣ端子に入力さ
れ、前記第１のフリツプフロツプの出力Ｑをデー
タＤ端子に入力される第２のフリツプフロツプ
と、前記第１のフリツプフロツプの出力Ｑと前記第
２のフリツプフロツプの反転出力を入力する排
他的論理和回路とを設け、前記排他的論理和回路から、前記電圧制御発振
器の出力クロツクと外部入力クロツクとの位相差
を出力することを特徴とする位相比較回路。