JPS61224521A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS61224521A JPS61224521A JP60063415A JP6341585A JPS61224521A JP S61224521 A JPS61224521 A JP S61224521A JP 60063415 A JP60063415 A JP 60063415A JP 6341585 A JP6341585 A JP 6341585A JP S61224521 A JPS61224521 A JP S61224521A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- counter
- control signal
- circuit
- clkb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、２つのカウンタのうち一方のカウンタ位相に
より他方のカウンタの位相を制御する方式ニおいて、両
カウンタのクロックに位相変動を生じた場合にも安定し
た動作を保証する回路に関するものである。
より他方のカウンタの位相を制御する方式ニおいて、両
カウンタのクロックに位相変動を生じた場合にも安定し
た動作を保証する回路に関するものである。
（従来の技術）
２つのカウンタ系があるとき、一方のカウンタ系の位相
に対して他方のカウンタ系の位相を、常にある一定の関
係を保つように合わせる必要が生じることがある。両系
のクロックが同一の場合は、一方から他方に制御パルス
を与えて、他方のカウンタの内容を周期的に特定の値に
設定することにより実現する。
に対して他方のカウンタ系の位相を、常にある一定の関
係を保つように合わせる必要が生じることがある。両系
のクロックが同一の場合は、一方から他方に制御パルス
を与えて、他方のカウンタの内容を周期的に特定の値に
設定することにより実現する。
これに対して、例えば周波数の異なる２種のクロックを
用いた２系統のカウンタで同様のことを行なう場合には
、ＰＬＯ回路で両クロックを周波数同期させたのち、一
方のカウンタからの制御により、他方のカウンタの内容
を周期的にある値に設定する。このブロック図を第３図
に、タイムチヤードを第４図に示す。
用いた２系統のカウンタで同様のことを行なう場合には
、ＰＬＯ回路で両クロックを周波数同期させたのち、一
方のカウンタからの制御により、他方のカウンタの内容
を周期的にある値に設定する。このブロック図を第３図
に、タイムチヤードを第４図に示す。
第３図において１はカウンタ、２はカウンタ１のクロッ
ク入力端子、３はカウンタ、４はカウンタ３のクロック
入力端子、５はカウンタ１の１周期に１回出力される制
御パルス、６と７はＤフリップフロップ、８は２人力Ａ
ＮＤゲート、９は８ノ出力でパルス５をカウンタ３を駆
動するクロックに同期させたパルス、１０はカウンタ３
のロードパルス入力端子で、ここにパルスが到来すると
カウンタ３の内容は特定の値に変化する。
ク入力端子、３はカウンタ、４はカウンタ３のクロック
入力端子、５はカウンタ１の１周期に１回出力される制
御パルス、６と７はＤフリップフロップ、８は２人力Ａ
ＮＤゲート、９は８ノ出力でパルス５をカウンタ３を駆
動するクロックに同期させたパルス、１０はカウンタ３
のロードパルス入力端子で、ここにパルスが到来すると
カウンタ３の内容は特定の値に変化する。
ここに、カウンタ１に印加するクロックをＣＬＫＡ、カ
ウンタ３に印加するクロックをＣＬＫＢとし、ＣＬＫＡ
に対してＣＬＫＢ は周期が長いものとする。また、カ
ウンタ１とカウンタ３の周期は同一とする。
ウンタ３に印加するクロックをＣＬＫＢとし、ＣＬＫＡ
に対してＣＬＫＢ は周期が長いものとする。また、カ
ウンタ１とカウンタ３の周期は同一とする。
いま、カウンタ１の内容がＣなる値をとるとき、カウン
タ３の内容をになる値に設定することにょシ、カウンタ
３をカウンタ１に従属して動作させることを考える。Ｃ
ＬＫＡとＣＬＫＢは周波数同期はとれているが、位相同
期がとれていないものとすると、ＣＬＫＢは第４図タイ
ムチャートのＣＬＫＢ（１）とＣＬＫＢ（２）のような
、まったく異なる位相をとる可能性がある。もちろんこ
の２種類以外の位相もとシうるが、ここでは簡単のため
、この２種類について考えることにする。
タ３の内容をになる値に設定することにょシ、カウンタ
３をカウンタ１に従属して動作させることを考える。Ｃ
ＬＫＡとＣＬＫＢは周波数同期はとれているが、位相同
期がとれていないものとすると、ＣＬＫＢは第４図タイ
ムチャートのＣＬＫＢ（１）とＣＬＫＢ（２）のような
、まったく異なる位相をとる可能性がある。もちろんこ
の２種類以外の位相もとシうるが、ここでは簡単のため
、この２種類について考えることにする。
カウンタ１は、１周期内に１回、ＣＬＫＡの２ピット分
に相当する時間に′″Ｈ”レベルになる制御パルス５を
発生する。制御パルス５・はＤフリップフロップ６のＤ
入力に接続され、Ｄフリップ７０ツブ６のクロック入力
ＣＫにはＣＬＫＢが接続されている。したがってＤフリ
ップフロップ６のＱ出力はＣＬＫＢの立ち上シに同期し
た制御パルスとなる。これをＤフリップフロップ７と２
人力ＡＮＤゲートを用いて、Ｄフリップフロップ６のＱ
出力の立ち上シからＣＬＫＢの１ピット幅分を取シ出し
た制御パルス９によりカウンタ３を制御する。即チ制御
パルス９がカウンタ３のロードパルス入力１０に印加さ
れると、カウンタ３の内容は強制的にＡ′なる値に変化
する。第４図のタイムチャートでは、ＣＬＫＢの位相２
種類にそれぞれ対応した制御パルス９とカウンタ３の内
容を示しである。即ちＣＬＫＢ（１）と９０）とカウン
タ３内容（１）が対応し、ＣＬＫＢ（２）と９（２）と
カウンタ３内容（２）が対応する。
に相当する時間に′″Ｈ”レベルになる制御パルス５を
発生する。制御パルス５・はＤフリップフロップ６のＤ
入力に接続され、Ｄフリップ７０ツブ６のクロック入力
ＣＫにはＣＬＫＢが接続されている。したがってＤフリ
ップフロップ６のＱ出力はＣＬＫＢの立ち上シに同期し
た制御パルスとなる。これをＤフリップフロップ７と２
人力ＡＮＤゲートを用いて、Ｄフリップフロップ６のＱ
出力の立ち上シからＣＬＫＢの１ピット幅分を取シ出し
た制御パルス９によりカウンタ３を制御する。即チ制御
パルス９がカウンタ３のロードパルス入力１０に印加さ
れると、カウンタ３の内容は強制的にＡ′なる値に変化
する。第４図のタイムチャートでは、ＣＬＫＢの位相２
種類にそれぞれ対応した制御パルス９とカウンタ３の内
容を示しである。即ちＣＬＫＢ（１）と９０）とカウン
タ３内容（１）が対応し、ＣＬＫＢ（２）と９（２）と
カウンタ３内容（２）が対応する。
今の場合、ＣＬＫＡよ、りＣＬＫＢが長周期であるとし
たが、逆の場合およびＣＬＫＡとＣＬＫＢが同一周期の
場合も、回路形式は同様である。
たが、逆の場合およびＣＬＫＡとＣＬＫＢが同一周期の
場合も、回路形式は同様である。
（発明が解決しようとする問題点）
しかしながら、上記従来の技術では、第４図のタイムチ
ャートかられかるとお！５、ＣＬＫＢの位相がＣＬＫＡ
の位相に対して変動すると、タイムチャート中のＣＬＫ
Ｂ（２）と５の各立ち上シ点の時間差ｔがＤフリップフ
ロップ６のセットアツプ−タイム以下になった場合、Ｄ
フリップ７０ツブ６の出力Ｑの立ち上シ点が不安定化し
、これが原因で制御パルス９の不安定化即ちカウンタ３
の位相の不安定化を生ずるという欠点を有する。
ャートかられかるとお！５、ＣＬＫＢの位相がＣＬＫＡ
の位相に対して変動すると、タイムチャート中のＣＬＫ
Ｂ（２）と５の各立ち上シ点の時間差ｔがＤフリップフ
ロップ６のセットアツプ−タイム以下になった場合、Ｄ
フリップ７０ツブ６の出力Ｑの立ち上シ点が不安定化し
、これが原因で制御パルス９の不安定化即ちカウンタ３
の位相の不安定化を生ずるという欠点を有する。
本発明はこの欠点を改善し、安定な位相同期回路を提供
することを目的とする。
することを目的とする。
（問題点を解決するための手段）
上記目的を達成するための本発明の特徴は、周波数同期
が確立し位相同期が確立していない複数のクロックで各
々動作する複数のカウンタを有し、ひとつのカウンタの
内容にもとずいて発生する位相決定用制御信号に従って
他のカウンタの位相を決定する位相同期回路において、
位相を決定されるカウンタにより提供され周期毎に所定
の時間幅だけ論理レベルが反転する制御信号と、該制御
信号と前記位相決定用制御信号との論理操作手段とを有
し、該手段の出力を位相を決定されるカウンタの位相決
定入力とする位相同期回路にある０ （作用） 上記構成によると、前記制御信号がレベルＬの間は位相
決定用制御信号の動作が禁止される。従ってクロックの
位相変動ｔＰＨが制御信号の幅Ｔに比べて小さければ回
路の動作は安定している。
が確立し位相同期が確立していない複数のクロックで各
々動作する複数のカウンタを有し、ひとつのカウンタの
内容にもとずいて発生する位相決定用制御信号に従って
他のカウンタの位相を決定する位相同期回路において、
位相を決定されるカウンタにより提供され周期毎に所定
の時間幅だけ論理レベルが反転する制御信号と、該制御
信号と前記位相決定用制御信号との論理操作手段とを有
し、該手段の出力を位相を決定されるカウンタの位相決
定入力とする位相同期回路にある０ （作用） 上記構成によると、前記制御信号がレベルＬの間は位相
決定用制御信号の動作が禁止される。従ってクロックの
位相変動ｔＰＨが制御信号の幅Ｔに比べて小さければ回
路の動作は安定している。
（実施例）
第１図は、本発明のブロック図、第２図はタイムチャー
トである。第１図において１〜１０は第３図と同じで、
１１はロード禁止パルス、１２は２入力ＡＮＤゲート、
１３はカウンタ３のロードパルスである。
トである。第１図において１〜１０は第３図と同じで、
１１はロード禁止パルス、１２は２入力ＡＮＤゲート、
１３はカウンタ３のロードパルスである。
いま、ある瞬間にクロックＣＬＫＢとカウンタ３の内容
が、第２図タイムチャート中の添字（１）で示される状
態であったとする。ここに制御信号１１゜は、カウンタ
３の内容Ａ／を中心とじて前後にＣＬＫＢで１ビット分
ずつの幅Ｔだけ、′Ｌ″レベルとなシ、他の時刻は“Ｈ
”レベルとなる信号である。この幅ＴはＰＬＯ回路の特
性で決定される２系統のクロックＣＬＫＡとＣＬＫＢの
位相変動値よりも充分大きい値に設定しておく。
が、第２図タイムチャート中の添字（１）で示される状
態であったとする。ここに制御信号１１゜は、カウンタ
３の内容Ａ／を中心とじて前後にＣＬＫＢで１ビット分
ずつの幅Ｔだけ、′Ｌ″レベルとなシ、他の時刻は“Ｈ
”レベルとなる信号である。この幅ＴはＰＬＯ回路の特
性で決定される２系統のクロックＣＬＫＡとＣＬＫＢの
位相変動値よりも充分大きい値に設定しておく。
このとき、制御信号９（１）と１１（１）は２人力ＡＮ
Ｄゲート１２で論理操作され、その出力信号１３は１３
（１）のように９（１）がそのまま現われる。これによ
ってカウンタ３は次の瞬間に内容が添字（２）で示され
るものに変わり、同時に制御信号１１は１１（２）に変
化する。この状態では２人力ＡＮＤゲート１２の一方の
入力に信号１１（２）が、もう一方の入力に信号９（１
）が接続されているので、出力信号１３（２）は、カウ
ンタ３の全周期にわたって′Ｌ”レベルである。この状
態では、カウンタ３は、ロードパルス入力端子１０の信
号レベルが′Ｌ”レベルであることから、外部からの強
制を受けずに自分で作シ出した周期で動いている。ここ
でいう「自分で作り出した周期」とは、外部から強制ロ
ードされる周期と同一である。
Ｄゲート１２で論理操作され、その出力信号１３は１３
（１）のように９（１）がそのまま現われる。これによ
ってカウンタ３は次の瞬間に内容が添字（２）で示され
るものに変わり、同時に制御信号１１は１１（２）に変
化する。この状態では２人力ＡＮＤゲート１２の一方の
入力に信号１１（２）が、もう一方の入力に信号９（１
）が接続されているので、出力信号１３（２）は、カウ
ンタ３の全周期にわたって′Ｌ”レベルである。この状
態では、カウンタ３は、ロードパルス入力端子１０の信
号レベルが′Ｌ”レベルであることから、外部からの強
制を受けずに自分で作シ出した周期で動いている。ここ
でいう「自分で作り出した周期」とは、外部から強制ロ
ードされる周期と同一である。
次に添字（２）で示された状態から、クロックＣＬＫＢ
がＴにくらべて充分小さいｔＰＨの位相変動を生じたと
仮定する。このとき、ＣＬＫＢと信号９、カウンタ３の
内容は、いずれも第２図で添字（３）で示された波形に
変化する。
がＴにくらべて充分小さいｔＰＨの位相変動を生じたと
仮定する。このとき、ＣＬＫＢと信号９、カウンタ３の
内容は、いずれも第２図で添字（３）で示された波形に
変化する。
添字（３）で示された状態では、２人力ＡＮＤゲート１
２の出力１３ （３）は、やけシ１Ｌ”レベルであり、
カウンタ３は外部からの強制ロードを受けずに自ま。
２の出力１３ （３）は、やけシ１Ｌ”レベルであり、
カウンタ３は外部からの強制ロードを受けずに自ま。
分で作シ出した周期で動いている。
このようにして、一度でも添字（１）の状態が生じれば
、カウンタ３の内容は瞬間的に外部から強制的にＡ′な
る値に設定され、添字（２）の状態に移る。
、カウンタ３の内容は瞬間的に外部から強制的にＡ′な
る値に設定され、添字（２）の状態に移る。
添字（２）の状態では、制御信号１１が′Ｌ”レベルに
なっている時間幅のほぼ中央でカウンタ３の→内容がＡ
′になっているため、クロックＣＬＫＢの位相変動ｔＰ
ＨがＴよシ充分小さい限シ、回路の動作は安定している
。
なっている時間幅のほぼ中央でカウンタ３の→内容がＡ
′になっているため、クロックＣＬＫＢの位相変動ｔＰ
ＨがＴよシ充分小さい限シ、回路の動作は安定している
。
本説明では２種類のクロックＣＬＫＡとＣＬＫＢについ
て、ＣＬＫＢＯ方がＣＬＫＡよシも長周期であるとした
が、逆の関係の場合および両クロックの周期が同一の場
合も、回路構成は同様となる。またカウンタが３系統以
上存在し、そのうちの１系統によって残多全部のカウン
タ系を制御する場合の回路構成も同様である。
て、ＣＬＫＢＯ方がＣＬＫＡよシも長周期であるとした
が、逆の関係の場合および両クロックの周期が同一の場
合も、回路構成は同様となる。またカウンタが３系統以
上存在し、そのうちの１系統によって残多全部のカウン
タ系を制御する場合の回路構成も同様である。
（発明の効果）
以上の説明のとおり、本発明は、ＰＬＯ回路の特性によ
って決まるクロックの位相変動値よシも充分大きい時間
幅Ｔの設定によって、クロックの位相変動幅を吸収する
形式となっている。このため、汎用のディジタルＩＣで
簡単に構成することが可能で、動作も安定している。Ｔ
の値の設計は、両クロックＣＬＫＡ、ＣＬＫＢの周期と
ＰＬＯ回路の特性から容易に行うことができる。
って決まるクロックの位相変動値よシも充分大きい時間
幅Ｔの設定によって、クロックの位相変動幅を吸収する
形式となっている。このため、汎用のディジタルＩＣで
簡単に構成することが可能で、動作も安定している。Ｔ
の値の設計は、両クロックＣＬＫＡ、ＣＬＫＢの周期と
ＰＬＯ回路の特性から容易に行うことができる。
本回路を用いれば、周波数同期のみがとれている２系統
のクロックで動作し、かつ互いに特定の位相関係を保つ
ことを必要とする２系統のカウンタが、複雑な位相同期
回路を構成することなく実現できる。
のクロックで動作し、かつ互いに特定の位相関係を保つ
ことを必要とする２系統のカウンタが、複雑な位相同期
回路を構成することなく実現できる。
第１図は本発明による位相同期回路のブロック図、第２
図はその動作タイムチャート、第３図は従来の位相同期
回路、第４図はその動作タイムチャートである。 １はカウンタ、２はカウンタ１のクロック入力端子、３
はカウンタ１によって位相を決定されるカウンタ、・４
はカウンタ３のクロック入力端子、５はカウンタ１から
発生する位相決定パルス、６と７はＤフリップフロップ
、８は２人力ＡＮＤゲート、９は８の出力、１０はカウ
ンタ３の位相決定入力、１１はカウンタ３から発生する
制御信号、１２は２人力ＡＮＤゲート、１３はカウンタ
３の位相決定パルスである。 第１図 第２図
図はその動作タイムチャート、第３図は従来の位相同期
回路、第４図はその動作タイムチャートである。 １はカウンタ、２はカウンタ１のクロック入力端子、３
はカウンタ１によって位相を決定されるカウンタ、・４
はカウンタ３のクロック入力端子、５はカウンタ１から
発生する位相決定パルス、６と７はＤフリップフロップ
、８は２人力ＡＮＤゲート、９は８の出力、１０はカウ
ンタ３の位相決定入力、１１はカウンタ３から発生する
制御信号、１２は２人力ＡＮＤゲート、１３はカウンタ
３の位相決定パルスである。 第１図 第２図
Claims (2)
- （１）周波数同期が確立し位相同期が確立していない複
数のクロックで各々動作する複数のカウンタを有し、ひ
とつのカウンタの内容にもとずいて発生する位相決定用
制御信号に従って他のカウンタの位相を決定する位相同
期回路において、位相を決定されるカウンタにより提供
され周期毎に所定の時間幅だけ論理レベルが反転する制
御信号と、該制御信号と前記位相決定用制御信号との論
理操作手段とを有し、該手段の出力を位相を決定される
カウンタの位相決定入力とすることを特徴とする位相同
期回路。 - （２）前記時間幅が各クロックの位相変動以上の時間幅
であり、前記論理操作手段が論理積回路であることを特
徴とする特許請求の範囲第１項記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063415A JPS61224521A (ja) | 1985-03-29 | 1985-03-29 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063415A JPS61224521A (ja) | 1985-03-29 | 1985-03-29 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224521A true JPS61224521A (ja) | 1986-10-06 |
| JPH0575206B2 JPH0575206B2 (ja) | 1993-10-20 |
Family
ID=13228634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063415A Granted JPS61224521A (ja) | 1985-03-29 | 1985-03-29 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224521A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209222A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 位相同期パルス発生回路 |
| JPH0236614A (ja) * | 1988-07-26 | 1990-02-06 | Anritsu Corp | クロックパルス発生回路 |
-
1985
- 1985-03-29 JP JP60063415A patent/JPS61224521A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209222A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 位相同期パルス発生回路 |
| JPH0236614A (ja) * | 1988-07-26 | 1990-02-06 | Anritsu Corp | クロックパルス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575206B2 (ja) | 1993-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6563349B2 (en) | Multiplexor generating a glitch free output when selecting from multiple clock signals | |
| JP2745869B2 (ja) | 可変クロック分周回路 | |
| KR100273238B1 (ko) | 클럭버퍼의지연시간보상회로 | |
| US4942595A (en) | Circuit for dividing the frequency of a digital clock signal by two and one-half | |
| US6329861B1 (en) | Clock generator circuit | |
| JPS61224521A (ja) | 位相同期回路 | |
| JPH0715293A (ja) | クロックディスエーブル回路、クロックディスエーブルおよびイネーブル回路、ならびに同期されたクロックディスエーブルおよびイネーブルを備えるキャリア信号周波数トラッキング装置 | |
| JP3082727B2 (ja) | 同期化方法及び同期化回路 | |
| JP2002111486A (ja) | 位相比較回路 | |
| JPH0282812A (ja) | クロック切換方式 | |
| JPH08149119A (ja) | ビット位相同期回路 | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| RU1800599C (ru) | Устройство дл формировани импульсных сигналов | |
| JPS6364086B2 (ja) | ||
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JPH088892A (ja) | 位相制御回路 | |
| JPH01154625A (ja) | Ｐｌｌ同期検出回路 | |
| JPS63202129A (ja) | 同期式発振回路 | |
| JPH0661993A (ja) | クロック抽出回路とクロック抽出方法 | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH03282805A (ja) | クロック信号切換回路 | |
| JPH0320809A (ja) | クロック切換回路及びクロック切換方法 | |
| JPH0473890B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |