JPH0715293A - クロックディスエーブル回路、クロックディスエーブルおよびイネーブル回路、ならびに同期されたクロックディスエーブルおよびイネーブルを備えるキャリア信号周波数トラッキング装置 - Google Patents

クロックディスエーブル回路、クロックディスエーブルおよびイネーブル回路、ならびに同期されたクロックディスエーブルおよびイネーブルを備えるキャリア信号周波数トラッキング装置

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JPH0715293A
JPH0715293A JP6114914A JP11491494A JPH0715293A JP H0715293 A JPH0715293 A JP H0715293A JP 6114914 A JP6114914 A JP 6114914A JP 11491494 A JP11491494 A JP 11491494A JP H0715293 A JPH0715293 A JP H0715293A
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    • H—ELECTRICITY
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    • H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
    • H03K3/66—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator
    • H03K3/70—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator time intervals between all adjacent pulses of one train being equal

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  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】 クロック信号を受取るための入力とディスエ
ーブル／イネーブル信号を受取るためのもう１つの入力
とを有する、クロックディスエーブルおよびイネーブル
回路を提供する。 【構成】 ディスエーブルおよびイネーブル回路は、デ
ィスエーブル／イネーブル信号が活性化されていない時
にクロック信号に同期する回路からクロックディスエー
ブル／イネーブル出力を与える。ディスエーブル／イネ
ーブル信号が活性化する時クロックディスエーブル／イ
ネーブル信号が少なくとも半クロッキング周期の後に定
常状態値（高または低電圧レベルのいずれか）に遷移す
る。ディスエーブル／イネーブル信号は再び不活性化す
ると、クロックディスエーブル／イネーブル信号は自動
的にクロック信号に同期する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は電子回路に関し、より特定的
には、同期型クロックディスエーブルおよびイネーブル
回路に関する。
【０００２】
【関連技術の背景】複数のパルスを発生させるために使
用されるクロック回路は周知である。このパルスは非常
に規則正しく生成され、クロック回路の出力に取付けら
れたデジタル回路の動作にしばしば同期化している。こ
のためクロックパルスは、クロック回路と同じモノリシ
ック回路上に含まれるかもしれないデジタル回路の動作
速度を制御するために使用される。
【０００３】パルスを受けるデジタル回路の最適の性能
を確実にするために、各々のパルスは一定の持続時間を
有する必要があり、その持続時間は実質的に変化しては
いけない。たとえばハイレベルの電圧パルスは最小持続
時間の間はハイのままでなければならないが最大持続時
間を越えてはいけない。同様に、ローレベルの電圧パル
スもまた最小持続時間を越えて最大持続時間未満でそれ
ぞれローのままでなければならない。もしハイまたはロ
ーパルスが許容範囲の持続時間未満ならば、「グリッ
チ」が起こって接続されたデジタル回路の故障を引起こ
すおそれがある。
【０００４】しばしば、クロック回路から生成されるク
ロックパルスのストリームを一時的に停止させることが
望ましい。クロックパルスを不活性化することで、ある
取付けられたデジタル回路を一時的に停止状態にするこ
とができる。たとえば、マイクロプロセッサまたはマイ
クロコントローラの動作は一般的にそのような態様で一
時停止することができる。クロックパルスの一時的不活
性化を行なうために、クロックディスエーブルおよびイ
ネーブル回路は一般的にクロック回路および対応のデジ
タル回路の間に置かれる。クロックディスエーブルおよ
びイネーブル回路は、クロックパルスの自走連続周期を
受取り、いくつかのクロック周期を越え得るディスエー
ブル信号もまた受取る。ディスエーブル信号が活性化さ
れると、クロックディスエーブルおよびイネーブル回路
はデジタル回路に、クロックパルスの一時停止を示す定
常状態の出力を送る。クロックディスエーブルおよびイ
ネーブル回路がディスエーブル信号を受取っている間に
過渡的グリッチがしばしば従来のディスエーブルおよび
イネーブル回路の出力で起こり、持続されるデジタル回
路が誤動作する原因となる。グリッチは、ここでは目標
とされるパルス持続時間未満の持続時間を有するクロッ
クパルスとして定義されているのだが、接続されたデジ
タル回路は動作状態またはデータ（記憶または変調デー
タ）を失いまたは違える原因となるかもしれない。した
がって、多くの従来のディスエーブルおよびイネーブル
回路は一般的に１つまたはそれ以上のグリッチを出力が
クロック状態からディスエーブルまたは定常状態に遷移
するたびに与えている。同様に、ディスエーブルおよび
イネーブル回路がクロックパルスを再び能動化する時、
１つまたはそれ以上のグリッチが、定常状態からクロッ
ク状態に遷移する間に、出力に表れるかもしれない。
【０００５】
【発明の概要】上記の問題は、本発明の同期型クロック
ディスエーブルおよびイネーブル回路によって大部分解
決される。すなわち、このディスエーブルおよびイネー
ブル回路は、自走クロック状態と定常状態との間での出
力遷移ではどんなグリッチも起きないことを確実にして
いる。定常状態出力は、クロックパルスのハイまたはロ
ーパルスの完全な持続時間が起こる後であるが次のパル
スの前に発生する。同様に、ディスエーブル信号が停止
すると、ディスエーブルおよびイネーブル回路出力は、
クロックパルスの完全なハイまたはローパルスの持続時
間が発生する後であるが次のパルスの前に、遷移する。
ディスエーブルが終了すると、ディスエーブルおよびイ
ネーブル回路出力はクロック状態へと戻り、そこでクロ
ック状態は実質的にクロック回路から生成されるクロッ
クパルスに等しくかつ同期する。
【０００６】グリッチのない遷移を確実にすることで、
本発明はクロック回路から出力されるクロックパルスに
同期するディスエーブルおよびイネーブル回路出力を必
要とする応用に適する。そのような応用は、限定される
のではないが、復調器およびマイクロプロセッサベース
のタイミング回路を含む。スタティック動作のために設
計されるマイクロプロセッサ（すなわち、内部クロック
が定常状態に保持されるときに状態を保持できるマイク
ロプロセッサ）は、ダイナミック動作からスタティック
動作へ、またその逆というようにスムーズに遷移するた
めに、簡単にこの発明に組入れることが可能である。さ
らに、位相ロックループ（ＰＬＬ）クロック機構および
出力を必要とするマイクロプロセッサは、スムーズなダ
イナミックからスタティックへまたはスタティックから
ダイナミックへの遷移を与えることが必要となる。しか
しＰＬＬは、短期間で停止し再始動するときにはそのよ
うな遷移を与えることができない。ＰＬＬは一般的に、
クロック出力に同期するかまたはロックオンするために
長い始動期間を要する。したがってＰＬＬが自由に動け
るようにし、かつ、ＰＬＬとマイクロプロセッサ（また
はデジタル回路）の内部クロックドライバとの間に、こ
の発明の同期されたディスエーブル／イネーブル回路を
置くことができるようにすることが望ましい。ディスエ
ーブル／イネーブル回路がＰＬＬクロックパルスと同期
して内部ドライバをディスエーブルまたはイネーブルす
る間にＰＬＬは動き続けることが可能である。マイクロ
プロセッサの内部のクロックが動く時には相当な量の電
力が消費される。同期される時に内部クロックを停止し
てプロセッサをスタティックな状態に置くことがこの発
明のまさに望ましい特徴である。プロセッサの一時的デ
ィスエーブルは、電力消費を制御し、その結果より低い
動作温度となり、バッテリ動作環境において、充電の間
のより長い電池寿命を与える。
【０００７】簡単にいえば、この発明は、入力および出
力を有する多数段ラッチング回路を含むクロックディス
エーブルおよびイネーブル回路を企図する。ラッチング
回路は、入力でディスエーブル信号を受取り、ラッチン
グ回路がクロック信号から特定の連続したクロックパル
スを受取るまで、出力でディスエーブル信号を遅らせる
ことができる。クロックディスエーブルおよびイネーブ
ル回路はさらにラッチング回路の出力に結合された論理
ゲートを含む。論理ゲートは、クロック信号の遷移の間
および遅延されたディスエーブル信号を受取った際に、
定常状態の出力信号を生成することができる。
【０００８】定常状態出力信号はクロックディスエーブ
ル回路の構成によって論理レベルハイまたは論理レベル
ローになり得る。クロックディスエーブルおよびイネー
ブル回路は、クロック信号の逆の極性を受けるように構
成され、選択された極性構成によってその出力で比較的
高い定常状態電圧または比較的低い定常状態電圧のいず
れかを生成できる。たとえばもし、クロックディスエー
ブルおよびイネーブル回路からの定常状態出力が比較的
低い電圧レベルなら、論理ゲートは好ましくはＮＡＮＤ
ゲートとして構成され、ＮＡＮＤゲートが遅延されたデ
ィスエーブル信号を受取る間に、比較的高い電圧レベル
から比較的低い電圧レベルへのクロック信号の遷移でロ
ーの定常状態出力が生成される。逆に、さらなる例とし
て、もし定常状態出力が比較的高い電圧レベルであるな
ら、論理ゲートは好ましくはＮＯＲゲートとして構成さ
れ、ＮＯＲゲートが遅延されたディスエーブル信号を受
取る間に比較的低い電圧レベルから比較的高い電圧レベ
ルへのクロック信号の遷移でハイの定常状態出力が生成
される。前者の例で、定常状態出力信号は、クロック信
号の１つのサイクルのハイ電圧パルス持続時間と逆極性
であって、かつこの持続時間が起こった後すぐに始ま
り、クロック信号の後続のサイクルの別のハイ電圧パル
ス持続時間が起こった直後まで続く。逆に、後者の例で
は、定常状態出力信号はクロック信号の１つのサイクル
のロー電圧パルス持続時間と逆極性であって、かつこの
持続時間が起こった後すぐに始まり、クロック信号の後
続のサイクルの別のロー電圧パルス持続時間が起こった
すぐ後まで続く。
【０００９】この発明はさらに、同期型クロックディス
エーブルおよびイネーブルを備えるキャリア信号周波数
トラッキングシステムを企図する。トラッキングシステ
ムは発振器ならびにクロックディスエーブルおよびイネ
ーブル回路を含む。クロックディスエーブルおよびイネ
ーブル回路は、１の入力が発振器からのクロック信号を
受取るように結合され、別の入力がディスエーブル／イ
ネーブル信号を受取るように結合される。クロックディ
スエーブルおよびイネーブル回路はさらにラッチング入
力およびラッチング出力を有する多数段ラッチング回路
を含む。ラッチング回路はラッチング入力でディスエー
ブル／イネーブル信号を受取り、ラッチング回路がクロ
ック信号を受取るまでラッチング出力でディスエーブル
／イネーブル信号を遅らせることができる。クロックデ
ィスエーブルおよびイネーブル回路には２つの論理入力
および１つの論理出力を有する論理ゲートが含まれる。
一方の論理入力は遅延されたディスエーブル／イネーブ
ル信号を受取るように結合され、他方の論理入力はクロ
ック信号を受取るように結合される。論理出力はクロッ
ク信号と同期し、かつ実質的にそれと等しい論理出力信
号を生成する。一方の入力がクロック信号の遷移を受
け、他方の入力が遅延されたディスエーブル／イネーブ
ル信号を受けている間に、論理出力信号は（入力クロッ
ク信号に同期されている）クロック状態からハイまたは
ロー定常状態電圧に遷移する。論理出力信号はさらに定
常状態からクロック状態に遷移し、一方の入力がクロッ
ク信号の遷移を受け、他方の入力が遅延されたディスエ
ーブル／イネーブル信号を受けるのを停止する時に、再
度クロック信号に同期されかつ実質的にそれと等しくな
る。
【００１０】２つの検出入力および１つの検出出力を有
する周波数遷移検出回路がさらに、含まれる。検出出力
は一方の検出入力におかれたキャリア信号と他方の検出
入力におかれた論理出力信号との間の周波数の違いによ
って、電圧振幅が変化する。したがって、発振器は、電
圧制御されることが可能となり、周波数遷移検出器は、
電圧制御発振器のフィードバックループ内に置かれ、復
調器または位相ロックループを形成する。
【００１１】
【発明の詳しい説明】この発明の他なる目的および利点
は次の詳しい説明を介して、添付の図面を参照すること
で明らかになるだろう。
【００１２】この発明はさまざまな修正および代替的形
態が可能であるが、この具体的実施例は図面の例を用い
て示されておりここに詳細に述べられるであろう。しか
しこの図面および説明は、この発明を開示される特定の
形態に限定することは意図されていないが、これに反し
てその意図はこの発明がすべての修正、同等物および代
替物が添付請求項によって定義される本発明の精神およ
び範囲内にあることを含んでいる。
【００１３】図１はこの発明の典型的なキャリア信号周
波数トラッキングシステム１０を例示する。トラッキン
グシステム１０は入力信号を受けることのできる端子１
２を含む。入力信号はキャリア信号上で送られるかまた
は変調されることができ、キャリア信号はキャリア周波
数に固定される。入力信号をキャリア信号から復調する
ためには、システム１０がキャリア周波数に同期して追
随することが重要である。
【００１４】トラッキング技術は、その技術分野におい
て公知である位相ロックループ（ＰＬＬ）をしばしば利
用する。変調された入力信号を受取るための位相検出器
１４を使用することによって位相ロックが発生する。位
相ロックループからのフィードバック情報は位相検出器
１４がミクサとして動作するように、位相検出器１４で
発生する。ローパスフィルタ１６は実質的にＤＣ電圧を
その出力に伝送する。キャリア信号周波数と発振器１８
の出力との間の差によって、ＤＣオフセット電圧の変化
がローパルスフィルタ１６の出力で起こる。発振器１８
は電圧制御される発振器でありフィルタ１６からのＤＣ
オフセット電圧出力に依存する可変周波数のＰＬＬ出力
クロック信号（ＣＬＫ信号）を生成する。したがって、
発振器１８はＣＬＫ信号を位相検出器１４に伝送する。
クロック信号の周波数が端子１２のキャリア周波数に一
致すれば、位相検出器１４はほとんどまたは全くＤＣオ
フセットを生成しない。最小量のオフセットであれば発
振器１８は周波数出力を変化させないだろう。ゆえに発
振器１８出力またはクロック信号は周波数にロックイン
されキャリア周波数と位相が一致すると言われる。キャ
リア周波数に何らかの変化が起これば、オフセットがあ
り、対応の変化をクロック信号（またはＣＬＫ信号）に
もたらすであろう。
【００１５】多くの場合、クロック信号が一時的に不活
性化されるかまたはトラッキングシステム１０が一時的
に停止される必要がある。そのような場合、ディスエー
ブルおよびイネーブル回路２０は発振器１８と内部クロ
ックドライバ２１との間に組入れられるてもよい。クロ
ックドライバ２１は付属のデジタル回路またはプロセッ
サを駆動するために必要な出力レベルを与える。ディス
エーブル／イネーブル信号（Ｄ／Ｅ信号）を受取ると、
回路２０は、回路２０の構成によって定常状態ハイの電
圧またはローの電圧のいずれかで、クロック信号を強制
的に不能化するだろう。以下に述べられる回路２０の特
定の利点は、クロック信号遷移でクロック信号を不能化
し、その後クロック信号遷移でクロック信号を再活性化
することが可能である点である。ディスエーブルおよび
イネーブルはクロックディスエーブル／イネーブル信号
（ＣＬＫＤ／Ｅ信号）で何らグリッチを生ずることなく
起こる。回路２０から内部クロックドライバ２１に送ら
れるクロックディスエーブル／イネーブル信号はゆえ
に、入力クロック信号と同期する。システム１０が一時
的停止動作の後でさえもクロック信号と同期したままで
あるように、クロック状態と定常状態との間の変化は入
力クロック信号と同期して起こる。システム１０の最適
の動作を達成するには連続した同期が必要である。ＰＬ
Ｌはディスエーブル／イネーブル回路２０出力が停止し
ても自由に動くことが可能である。しかし、ここで注目
すべきことは、ＰＬＬが常にディスエーブル／イネーブ
ル回路２０とともに使用される必要がないことにであ
る。そのような場合回路２０は非同期クロックにディス
エーブルおよびイネーブル出力を与えるために使用され
得る。
【００１６】図２に関して、クロックディスエーブルお
よびイネーブル回路２０の１つの実施例の回路図が示さ
れている。回路２０は多数段のラッチング回路２２を含
む。ラッチング回路２２の各段はトランスミッションゲ
ートまたはパスゲート２４と反結合されたインバータ２
６および２８（ラッチングの構成に示される）と別のイ
ンバータ／バッファ３０とを含む。図２のラッチング回
路２２には３段のラッチングが示されている。回路２２
の出力がグリッチなしで遷移するために、ディスエーブ
ル／イネーブル信号の遅延を与えるための少なくとも３
段が必要とされる。３段を使うことで、ディスエーブル
／イネーブル信号（Ｄ／Ｅ信号）が遷移してから少なく
とも半クロックサイクル後に遅延ディスエーブル／イネ
ーブル信号（Ｄ．Ｄ／Ｅ信号）がトグルすることが確実
となる。少なくとも半サイクルだけディスエーブル／イ
ネーブル信号を遅延することによって、ディスエーブル
／イネーブル信号のすべての変化が解放されて初めて遅
延されたディスエーブル／イネーブル信号はトグルす
る。遅延されたディスエーブル／イネーブル信号はまた
入力ＣＬＫ（図２の実施例に示されている）の立下りエ
ッジと同期するかまたは入力ＣＬＫ（図３の実施例に示
されている）の立上りエッジと同期する。
【００１７】クロック信号（ＣＬＫ信号）は比較的ロー
なクロックサイクル／パルスの間に回路２２の第１およ
び第３段を活性化する。同様に、クロック信号はハイク
ロックサイクル／パルスの間に回路２２の第２段を活性
化する。変調トランスミッションゲート２４によって形
成される選択的な導通回路により、ディスエーブル／イ
ネーブル信号はクロック信号を介して回路２２の出力に
伝送される。伝送されたディスエーブル／イネーブル信
号は少なくとも半クロックサイクルだけ遅延され、遅延
されたディスエーブル／イネーブル信号（Ｄ．Ｄ／Ｅ信
号）として与えられる。
【００１８】論理ゲート３２は遅延されたディスエーブ
ル／イネーブル信号を受取り、その信号をクロック信号
に合成する。図２に示されている実施例で、ディスエー
ブル／イネーブル信号およびクロック信号は併わせてＮ
ＡＮＤを取られ、反転の後、示されているようにクロッ
クディスエーブル／イネーブル信号（ＣＬＫＤ／Ｅ信
号）を形成する。遅延ディスエーブル／イネーブル信号
が活性化していない時はクロックディスエーブル／イネ
ーブル信号はクロック状態でクロック信号に同期する。
遅延されたディスエーブル／イネーブル信号が活性化し
ている時はクロックディスエーブル／イネーブル信号は
定常状態値を取る。
【００１９】本発明の重要な利点は、クロックディスエ
ーブル／イネーブル信号をクロック信号に同期するのが
可能なばかりか、ディスエーブル／イネーブル信号を、
信号に関連する全過度変化が通過する後まで遅延させ得
ることである。さらに、定常状態と同期されたクロック
との間でのクロックディスエーブル／イネーブル信号状
態の変化は何のグリッチもなく起こり、その結果として
起こるクロック状態は、遅延されたディスエーブル／イ
ネーブルが活性化していない時に、常にクロック信号と
同じ極性で同期したままになる。
【００２０】図２に示されている実施例は回路２０の一
例であって、回路２０は遅延されたディスエーブルがハ
イからロー状態までクロック信号に一致して遷移するよ
うに接続され、その結果として起こるクロックディスエ
ーブル／イネーブル信号はその後ロー電圧状態に不活性
化されるだろう。逆に、遅延されたディスエーブル／イ
ネーブル信号はローからハイ状態に遷移する間、クロッ
クディスエーブル／イネーブル信号はクロック信号に追
随するだろう。次の表１は図２に示される回路２０の動
作を示しており、遅延されたディスエーブル／イネーブ
ル信号はディスエーブル信号／イネーブル信号と同様で
あるが遅延された極性信号を表わす。
【００２１】
【表１】
【００２２】図３に関して、ディスエーブルおよびイネ
ーブル回路２０の代わりの実施例が示されている。特に
回路２０は図２に示されるものと同様に多数段ラッチン
グ回路を有するように構成することもできる。しかし、
論理ゲート３２が図２ではＮＡＮＤゲートである代わり
に図３では論理ゲート３２はＮＯＲゲートになり得る。
遅延されたディスエーブル／イネーブル信号は、クロッ
ク信号でＮＯＲを取られ、反転後、示されているような
クロックディスエーブル／イネーブル信号を生成する。
もしクロックディスエーブル／イネーブル信号が定常状
態のハイ電圧レベルで不活性化されることが所望である
なら、ＮＡＮＤゲートに代わってＮＯＲゲートを使用す
ることが好ましい。このように、図２および図３に示さ
れるどちらの実施例もクロックディスエーブル／イネー
ブル信号の定常状態出力の設計の要求次第で使用され得
る。図２の実施例は低電圧定常状態の不活性化された出
力を生成し、図３の実施例は高電圧定常状態の不活性化
された出力を生成する。所望されるディスエーブル／イ
ネーブル信号の値によって２通りの実施例のうちの１つ
が選択される。ロー遷移状態のクロックディスエーブル
が所望されるならば、図２で示される実施例が好まし
い。逆に、ハイ状態のクロックディスエーブルが所望さ
れるならば、図３で示される実施例が好ましい。次の表
２は図３で示される回路２０の動作を示し、遅延された
ディスエーブル／イネーブル信号はディスエーブル／イ
ネーブル信号と同様であるが遅延された極性信号を表わ
す。
【００２３】
【表２】
【００２４】両方の実施例についてのディスエーブルお
よびイネーブル回路２０に関する詳細が図４および図５
に示されている。具体的には、図４は、図２の実施例に
従って発生する種々の信号のタイミング図を示す。図５
は図３の実施例に従って発生する種々の信号を示す。
【００２５】図４を参照して、ディスエーブル／イネー
ブル信号は、クロック信号周期内で（すなわちＴ１とＴ
２との時間で）あればいつでもハイ電圧状態からロー電
圧状態にトグルすることが可能である。遅延されたディ
スエーブル／イネーブル信号は、常にディスエーブル／
イネーブル信号遷移から少なくとも半クロックサイクル
だけ遅延されるであろう（すなわち時間Ｔ３まで遅延さ
れる）。ディスエーブル／イネーブル信号が早くＴで、
または遅くＴ２で、またはその間のいずれのときに遷移
するかにかかわらず、遅延されたディスエーブル／イネ
ーブル信号はその後少なくとも半クロックサイクル、最
大１．５クロックサイクルで常に遷移するだろう。ディ
スエーブル／イネーブル信号を少なくとも半クロックサ
イクルだけ遅延することで、クロックディスエーブル／
イネーブル信号はクロック信号に同期して、その定常状
態または不活性化された値に遷移するだろう。具体的に
は、クロックディスエーブル／イネーブル信号はクロッ
ク信号のハイからローへの遷移に対応し、遅延されたデ
ィスエーブル／イネーブル信号のハイからローへの遷移
と一致して、時間Ｔ３でハイ電圧状態からロー電圧状態
に遷移するだろう。図４に示されている、図２の回路の
動作は同期イネーブルもまた与える。Ｔ４からＴ５のど
の時間でも、ディスエーブル／イネーブル信号はハイ状
態に返って遷移することが可能で、それによって遅延さ
れたディスエーブル／イネーブル信号は少なくともその
後半クロックサイクルだけ遷移することになる。遅延さ
れたディスエーブル／イネーブル信号がクロック信号遷
移と一致して（すなわち時間Ｔ６の間で）、遷移する
と、クロックディスエーブル／イネーブル信号は再びク
ロック状態になり、ローパルスレベルであるがクロック
信号に同期される。このように、時間Ｔ６の初めで、ク
ロックディスエーブル／イネーブル信号は実質的にクロ
ック信号と等しくなる。
【００２６】図５に関して、図３の実施例の中の種々の
信号の動作状態が示されている。具体的には、ディスエ
ーブル／イネーブル信号はＴ１とＴ２との間の一時点で
ローにトグルし、その後Ｔ４とＴ５との間で一度にハイ
にトグルし得る。遅延されたディスエーブル／イネーブ
ル信号は、ディスエーブル／イネーブル信号が活性化さ
れてから少なくとも半クロックサイクルせいぜい１．５
クロックサイクルだけ後に、時間Ｔ３で活性化される。
一旦活性化されると、遅延されたディスエーブル／イネ
ーブル信号はクロック遷移と一致して遷移しそれによっ
てクロックディスエーブル／イネーブル信号は時間Ｔ３
で定常状態ハイ値に遷移する。遅延されたディスエーブ
ル／イネーブル信号はもはや時間Ｔ６にて活性化されな
くなるとクロックディスエーブル／イネーブル信号は最
初はハイのクロック状態に戻る。
【００２７】この開示の利益を有する当業者にはこの発
明がさまざまなタイプの同期されたデジタルおよびアナ
ログ回路で応用できるものであることは理解されるであ
ろう。このディスエーブルおよびイネーブル回路はディ
スエーブルおよび再イネーブル周期を介してクロック同
期を接続されたデジタルおよび／またはアナログ回路に
与えて維持する。記述された発明の形態は現在好ましい
実施例として受取られるべきものであることも理解され
るところである。請求項で記されたようなこの発明の精
神と範囲から離れずにさまざまな修正および変形がなさ
れてもよい。１つの修正例としては３を上回るラッチン
グ段を使用するものがあるだろう。さらに、論理ゲート
３２の、ＮＡＮＤゲート、ＮＯＲゲートまたはそれらの
組合せの他に他のタイプの論理機能を含むことが可能で
ある。もし、クロックディスエーブル／イネーブル信号
が非ディスエーブル周期の間にクロック回路に同期し
て、ディスエーブル周期の間にクロック信号遷移と同期
して定常状態に遷移するならば、多数ラッチング段また
は論理ゲートへのいかなる修正も行なうことができ、こ
れもまだ本発明の精神および範囲のうちにある。前掲の
請求項はそのようなすべての修正および変形を含むよう
に解釈されることを意図する。
【図面の簡単な説明】
【図１】本発明に従った、典型的なキャリア信号周波数
トラッキングシステムのブロック図である。
【図２】本発明に従った、クロックディスエーブルおよ
びイネーブル回路の１つの実施例の回路図である。
【図３】本発明に従った、クロックディスエーブルおよ
びイネーブルの別の実施例の回路図である。
【図４】図２に示されているクロックディスエーブルお
よびイネーブルによって受取られ生成されるさまざまな
信号のタイミング図である。
【図５】図３に示されるクロックディスエーブルおよび
クロックイネーブル回路によって受取られ生成されるさ
まざまな信号のタイミング図である。
【符号の説明】
２０ クロックディスエーブルおよびイネーブル回路 ２２ 多数段のラッチング回路 ３２ 論理ゲート Ｄ．Ｄ／Ｅ 遅延されたディスエーブル／イネーブル信
号 ＣＬＫＤ／Ｅ クロックディスエーブル／イネーブル信
号

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 入力および出力を有する多段ラッチング
    回路を含み、前記ラッチング回路は前記入力でディスエ
    ーブル信号を受取ることが可能であり、前記出力に対
    し、前記ラッチング回路がクロック信号を受取るまで前
    記ディスエーブル信号を遅延させることが可能であり、
    さらに前記ラッチング回路の出力に結合される論理ゲー
    トを含み、前記論理ゲートは前記クロック信号の遷移の
    間かつ遅延された前記ディスエーブル信号を受取る際に
    定常状態出力信号を生成することが可能である、クロッ
    クディスエーブル回路。
  2. 【請求項２】 前記ラッチング回路は、直列に接続され
    た少なくとも３つのラッチング段を含み、各々のラッチ
    ング段がラッチに直列に接続された選択的導通経路を含
    む、請求項１に記載されたクロック回路。
  3. 【請求項３】 前記導通経路が前記クロック信号を受取
    る際に変調される、請求項２に記載されたクロック回
    路。
  4. 【請求項４】 前記論理ゲートはＮＡＮＤゲートを含
    み、前記クロック信号の遷移は比較的高い電圧レベルか
    ら比較的低い電圧レベルへのものである、請求項１に記
    載されたクロック回路。
  5. 【請求項５】 前記論理ゲートはＮＯＲゲートを含み、
    前記クロック信号の遷移は比較的低い電圧レベルから比
    較的高い電圧レベルへのものである、請求項１に記載さ
    れたクロック回路。
  6. 【請求項６】 前記定常状態出力信号が前記クロック信
    号の複数の半サイクルにほぼ等しい持続時間の間継続す
    る、請求項１に記載されたクロック回路。
  7. 【請求項７】 前記定常状態出力信号が、前記クロック
    信号の１つのサイクルのハイからローへの電圧遷移が起
    こった後すぐにローに遷移し、前記定常状態出力信号
    が、前記クロック信号の別のサイクルのローからハイへ
    の電圧遷移が起こるすぐ後まで継続する、請求項１に記
    載されたクロック回路。
  8. 【請求項８】 前記定常状態出力信号が、前記クロック
    信号の１つのサイクルのローからハイへの電圧遷移の後
    すぐにハイに遷移し、前記定常状態出力信号が、前記ク
    ロック信号の別のサイクルのハイからローへの電圧遷移
    のすぐ後まで継続する、請求項１に記載されたクロック
    回路。
  9. 【請求項９】 ラッチング入力およびラッチング出力を
    有する多段ラッチング回路を含み、前記ラッチング回路
    は前記入力でディスエーブル信号を受取ることが可能で
    あり、また、前記ラッチング回路がクロック信号を受取
    るまで前記出力で前記ディスエーブル信号を遅延させる
    ことが可能であり、さらに２つの論理入力および１つの
    論理出力を含み、一方の論理入力は遅延された前記ディ
    スエーブル信号を受取るように結合され、他方の論理入
    力は前記クロック信号を受取るように結合され、前記論
    理出力は前記クロック信号に同期されほぼそれと等しい
    論理出力信号を生成し、前記論理出力信号は一方の入力
    が前記クロック信号の遷移を受取る時に、前記他方の入
    力が遅延されたディスエーブル／イネーブル信号を受け
    る時と一致して定常状態電圧に遷移し、前記論理出力は
    さらに、一方の入力がクロック信号の遷移を受け前記他
    方の入力が前記遅延されたディスエーブル信号を受ける
    のを中止する時と一致して前記定常状態電圧から遷移
    し、前記クロック信号に同期してほぼそれと等しくな
    る、クロックディスエーブルおよびイネーブル回路。
  10. 【請求項１０】 前記ラッチング回路は直列に接続され
    た少なくとも３つのラッチング段を含み、各々のラッチ
    ング段はラッチに直列に接続される選択的導通経路を含
    む、請求項９に記載されたクロック回路。
  11. 【請求項１１】 前記選択的導通経路が前記クロック信
    号を受取る際に変調される、請求項１０に記載されたク
    ロック回路。
  12. 【請求項１２】 前記論理ゲートがＮＡＮＤゲートを含
    み、前記クロック信号の遷移が比較的高い電圧レベルか
    ら比較的低い電圧レベルへのものである、請求項９に記
    載されたクロック回路。
  13. 【請求項１３】 前記論理ゲートはＮＯＲゲートを含
    み、前記クロック信号の遷移が比較的低い電圧レベルか
    ら比較的高い電圧レベルへのものである、請求項９に記
    載されたクロック回路。
  14. 【請求項１４】 前記定常状態出力信号は、前記クロッ
    ク信号の複数の半サイクルにほぼ等しい持続時間の間継
    続する、請求項９に記載されたクロック回路。
  15. 【請求項１５】 前記クロック信号の１つのサイクルの
    ローからハイへの電圧遷移が完全に起こった後に前記定
    常状態出力信号が発生する、請求項９に記載されたクロ
    ック回路。
  16. 【請求項１６】 前記クロック信号の１つのサイクルの
    ハイからローへの電圧遷移が完全に起こった後に前記定
    常状態出力信号が始まる、請求項９に記載されたクロッ
    ク回路。
  17. 【請求項１７】 同期されたクロックディスエーブルお
    よびクロックイネーブルを備えるキャリア周波数トラッ
    キング装置であって、 （１）発振器と、 （２）２つの入力および１つの出力を有するクロックデ
    ィスエーブルおよびイネーブル回路とを含み、一方の入
    力は前記発振器からクロック信号を受取るために結合さ
    れ、他方の入力はディスエーブル／イネーブル信号を受
    取るために結合され、前記クロックディスエーブルおよ
    びイネーブル回路はさらに、 １）ラッチング入力およびラッチング出力を有する多段
    ラッチング回路を含み、前記ラッチング回路は前記入力
    で前記ディスエーブル／イネーブル信号を受取ることが
    可能で、前記ラッチング回路は前記クロック信号を受取
    るまで前記出力で前記ディスエーブル／イネーブル信号
    を遅延させることが可能であり、 ２）２つの論理入力および１つの論理出力を有する論理
    ゲートを含み、一方の論理入力は、遅延された前記ディ
    スエーブル／イネーブルを受取るように結合され、他方
    の論理入力は前記クロック信号を受取るように結合さ
    れ、前記論理出力は前記クロック信号に同期かつそれと
    ほぼ等しい論理出力信号を発生し、前記論理出力信号は
    一方の入力が前記論理出力信号の定常状態電圧の所望の
    状態に等しい前記クロック信号の状態を受取る時に定常
    状態電圧に遷移し、前記論理出力信号は前記他方の入力
    が遅延されたディスエーブル／イネーブル信号を受取る
    時と一致して定常状態電圧に遷移し、前記論理出力信号
    はさらに、一方の入力が論理出力信号の所望の状態に等
    しい定常状態の前記クロック信号を受取る時前記定常状
    態電圧から遷移し前記クロック信号と同期しかつほぼそ
    れと等しくなり、前記他方の入力が遅延されたディスエ
    ーブル／イネーブル信号を受取るのを中止するときと一
    致して前記クロック信号に同期してほぼ等しくなり、 キャリア周波数トラッキング装置はさらに、 （３）２つの検出入力および１つの検出出力を有する周
    波数シフト検出回路を含み、前記検出出力は一方の検出
    入力におかれたキャリア信号と他方検出入力におかれた
    論理出力信号との間の周波数の違いによって、電圧振幅
    が変化する、装置。
  18. 【請求項１８】 前記発振器は複数の電圧レベルを受取
    るための発振入力と、複数の周波数の前記クロック信号
    をそれぞれの前記電圧レベルによって伝えるための発振
    出力とを含む、請求項１７に記載された周波数トラッキ
    ング装置。
  19. 【請求項１９】 前記発振器は電圧制御された発振器で
    あり、前記周波数シフト検出器は位相検出器を含む、請
    求項１７に記載された周波数トラッキング装置。
  20. 【請求項２０】 前記電圧制御された発振器および前記
    位相検出器はフィードバック結合される、請求項１９に
    記載された、周波数トラッキング装置。
JP6114914A 1993-06-01 1994-05-27 クロックディスエーブル回路、クロックディスエーブルおよびイネーブル回路、ならびに同期されたクロックディスエーブルおよびイネーブルを備えるキャリア信号周波数トラッキング装置 Ceased JPH0715293A (ja)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675271A (en) * 1995-07-20 1997-10-07 Advanced Micro Devices, Inc. Extended chip select reset apparatus and method
US5900757A (en) * 1996-05-01 1999-05-04 Sun Microsystems, Inc. Clock stopping schemes for data buffer
US6085325A (en) * 1996-12-16 2000-07-04 Intel Corporation Method and apparatus for supporting power conservation operation modes
US5874843A (en) * 1997-05-28 1999-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Power-on reset circuit without an RC Network
US6105106A (en) 1997-12-31 2000-08-15 Micron Technology, Inc. Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times
FR2832567B1 (fr) * 2001-11-19 2004-04-02 Atmel Nantes Sa Circuit de generation d'impulsions, et composant micro-electronique correspondant
US6756827B2 (en) * 2002-09-11 2004-06-29 Broadcom Corporation Clock multiplier using masked control of clock pulses
US7861192B2 (en) * 2007-12-13 2010-12-28 Globalfoundries Inc. Technique to implement clock-gating using a common enable for a plurality of storage cells
US8519767B2 (en) * 2011-12-21 2013-08-27 Micron Technology, Inc. Methods, apparatuses, and circuits for bimodal disable circuits
US10311191B2 (en) 2017-01-26 2019-06-04 Advanced Micro Devices, Inc. Memory including side-car arrays with irregular sized entries

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2519184A (en) * 1946-04-05 1950-08-15 Rca Corp Control system
US3885234A (en) * 1972-03-17 1975-05-20 Uro Electronics Ind Co Ltd Ultrasonic wave type alarm device for depicting a moving object
JPS56104529A (en) * 1980-01-24 1981-08-20 Yamatake Honeywell Co Ltd Flip-flop circuit
JPS5843187A (ja) * 1981-09-03 1983-03-12 Fuji Electric Co Ltd 可変周波発振方式
US4627085A (en) * 1984-06-29 1986-12-02 Applied Micro Circuits Corporation Flip-flop control circuit
DE3445107A1 (de) * 1984-12-11 1986-06-12 SYMPULS Gesellschaft für Pulstechnik und Meßsysteme mbH, 5100 Aachen Frequenzteiler
US4937504A (en) * 1988-08-31 1990-06-26 Honeywell Inc. Time delay initialization circuit
JPH02209008A (ja) * 1989-02-09 1990-08-20 Fujitsu Ltd クロック信号変換回路
US4974241A (en) * 1989-03-31 1990-11-27 Sgs-Thomson Microelectronics, Inc. Counter employing exclusive NOR gate and latches in combination
ATE130988T1 (de) * 1989-09-27 1995-12-15 Siemens Ag Taktversorgung für multiplexsysteme.
US5239206A (en) * 1990-03-06 1993-08-24 Advanced Micro Devices, Inc. Synchronous circuit with clock skew compensating function and circuits utilizing same
US5048065A (en) * 1990-03-12 1991-09-10 Westinghouse Electric Corp. Method and circuit for controlling the frequency of an electronic inverter
US5105108A (en) * 1990-11-14 1992-04-14 Zenith Electronics Corporation Delay circuit with phase locked loop control
US5157277A (en) * 1990-12-28 1992-10-20 Compaq Computer Corporation Clock buffer with adjustable delay and fixed duty cycle output
US5124597A (en) * 1991-04-01 1992-06-23 Tektronix, Inc. Timer circuit including an analog ramp generator and a CMOS counter
US5208546A (en) * 1991-08-21 1993-05-04 At&T Bell Laboratories Adaptive charge pump for phase-locked loops

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US5414745A (en) 1995-05-09
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