JPS5843187A - 可変周波発振方式 - Google Patents
可変周波発振方式Info
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- JPS5843187A JPS5843187A JP56139110A JP13911081A JPS5843187A JP S5843187 A JPS5843187 A JP S5843187A JP 56139110 A JP56139110 A JP 56139110A JP 13911081 A JP13911081 A JP 13911081A JP S5843187 A JPS5843187 A JP S5843187A
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- 239000013078 crystal Substances 0.000 claims abstract description 10
- 101100226902 Mus musculus Fcrlb gene Proteins 0.000 claims abstract description 9
- 230000007935 neutral effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses
Landscapes
- Inverter Devices (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は例えばインバータを用いた電力変換装置の出力
周波数を決定するために用いる可変周波数発振方式に関
するものである。
周波数を決定するために用いる可変周波数発振方式に関
するものである。
インバータを商用電源に対し同期運転する場合又は商用
電源に対して複数台のインバータを並列運転する場合に
は、電源とインバータとの相互の位相差を検出して、周
波数を数−程度制御できる周波数可変機能を持って発振
器を使用する必要がある。
電源に対して複数台のインバータを並列運転する場合に
は、電源とインバータとの相互の位相差を検出して、周
波数を数−程度制御できる周波数可変機能を持って発振
器を使用する必要がある。
かかる要求を満たすものに水晶発振器を用いた可変周波
発振器があるが、その従来例を第１図に説明し、よって
本発明の目的を明らかにする。
発振器があるが、その従来例を第１図に説明し、よって
本発明の目的を明らかにする。
第１図は従来例を示すブロック回路図で、水晶発振器１
１の出力をＦ／Ｖ変換器（周波数−電圧変換器） １２
を介して加算器１３に導入し、また加算器■３に制御電
圧、を別ルートで印加し、加算器１３の出力をＰＩ＠節
器（比例積分形調節器） １４を介してＶ／、Ｆ 変換
器（電圧−′周波数変換器）！５へ導入し、ｖ／Ｆ変換
器１５の出力信号を分周器１７を介して出力周波数とし
て取出すものと、Ｆ／ｖ変換器１６を介して加算器１３
とに帰還されるものとに分ける。
１の出力をＦ／Ｖ変換器（周波数−電圧変換器） １２
を介して加算器１３に導入し、また加算器■３に制御電
圧、を別ルートで印加し、加算器１３の出力をＰＩ＠節
器（比例積分形調節器） １４を介してＶ／、Ｆ 変換
器（電圧−′周波数変換器）！５へ導入し、ｖ／Ｆ変換
器１５の出力信号を分周器１７を介して出力周波数とし
て取出すものと、Ｆ／ｖ変換器１６を介して加算器１３
とに帰還されるものとに分ける。
次に動作について説明すると、水晶発振器１１からのク
ロックパルスｆ ｃｒｙはＦ／Ｖ変換器１２で信号ＶＣ
ｒｙに変換されて加算器１３に導入、される。一方、加
算器１３には制御電圧Ｗｃが印加され、上記入力量Ｖｃ
ｒｙと制御電圧ＶＣの和が出力周波数を決定加算器１３
の出力はＰＩｐ４節器１４及びＶ／Ｆ変換器１５を介し
て出力信号Ｎｘｆｏに変換され、この一部は分周器１７
を通じて−の周波数に変換され、出力信号ｆｏとなり、
残りはＦ／Ｖ変換器１６によシミ圧ｖＮｘｆＯに変換さ
れて、加算器１３に帰還される。
ロックパルスｆ ｃｒｙはＦ／Ｖ変換器１２で信号ＶＣ
ｒｙに変換されて加算器１３に導入、される。一方、加
算器１３には制御電圧Ｗｃが印加され、上記入力量Ｖｃ
ｒｙと制御電圧ＶＣの和が出力周波数を決定加算器１３
の出力はＰＩｐ４節器１４及びＶ／Ｆ変換器１５を介し
て出力信号Ｎｘｆｏに変換され、この一部は分周器１７
を通じて−の周波数に変換され、出力信号ｆｏとなり、
残りはＦ／Ｖ変換器１６によシミ圧ｖＮｘｆＯに変換さ
れて、加算器１３に帰還される。
従って、加算器１３の出力はＶｃ＋Ｖｃｒｙ−とＶＮＸ
ｌｏの差となるので、これをＰＩ調節器１４により零に
なるように制御すれば、ｖ／Ｆ変換器１５どＦ／Ｖ変換
器１６の利得及び直線性が同じであれば、Ｖ／Ｆ変換器
１５の出力周波数Ｎｘ１０は／ｆｒｙと制御電圧Ｖｃで
決定される周波数となる。
ｌｏの差となるので、これをＰＩ調節器１４により零に
なるように制御すれば、ｖ／Ｆ変換器１５どＦ／Ｖ変換
器１６の利得及び直線性が同じであれば、Ｖ／Ｆ変換器
１５の出力周波数Ｎｘ１０は／ｆｒｙと制御電圧Ｖｃで
決定される周波数となる。
なお、この従。来例での最終出力周波数ｆｏの精度はＦ
／Ｖ 変換器１２と１６の精度で決定されるのｆ１変換
器１２及び１６は利得及び直線性が同じで、かつ１ｔＲ
ｆｆｉ 、 １ｆｌｆｆｌＫ？、６６１１ｆ’Ｑ、Ｂ。
／Ｖ 変換器１２と１６の精度で決定されるのｆ１変換
器１２及び１６は利得及び直線性が同じで、かつ１ｔＲ
ｆｆｉ 、 １ｆｌｆｆｌＫ？、６６１１ｆ’Ｑ、Ｂ。
４ＩＫ ＣＶＣＦ４ンバータ（定電圧定周波数インバー
タ）では出力６周波数の精度に対する要求が厳しく、温
度変化。
タ）では出力６周波数の精度に対する要求が厳しく、温
度変化。
経年変化などを含めた変動は０．１％以下に抑えること
が必要であシ、上記Ｆ／Ｖ変換器についても一層の精度
、安定性が要求される。
が必要であシ、上記Ｆ／Ｖ変換器についても一層の精度
、安定性が要求される。
しかし一般に、Ｆ ／ Ｖ変換器は抵抗、コンデンサ、
ダイオード、差動増幅器等を用いて構成するので、上記
特性を満足しようとすると、回路構成が非□常に複雑と
なるのみならず、多数の調整部を必要とする。
ダイオード、差動増幅器等を用いて構成するので、上記
特性を満足しようとすると、回路構成が非□常に複雑と
なるのみならず、多数の調整部を必要とする。
その結果、信頼性や安定性が損なわれたシ、装置全体が
大形化し、コストも高くなるという欠点がある。
大形化し、コストも高くなるという欠点がある。
またＶ／Ｆ変換器の出力周波数Ｎｘ１０は一般に分局器
により低い周波数に分周して使用されるので、ディシー
ル制御をｉなう場合等は数メガヘルツにも及ぶ高周波の
ものが必要となシ、このＶ／１１’変換」自体も非常に
高価なものとなる。
により低い周波数に分周して使用されるので、ディシー
ル制御をｉなう場合等は数メガヘルツにも及ぶ高周波の
ものが必要となシ、このＶ／１１’変換」自体も非常に
高価なものとなる。
本発明の目的紘上記不都合を解消し、高精度。
高安定で信頼性に高い、しかも小形かつ低・ヘトの装置
を用いればよい可変周波発振方式を提供することにある
。
を用いればよい可変周波発振方式を提供することにある
。
しかしてこの目的は本発明によれば、水晶発振器等の基
準発振器を使用する可変周波発振回路において、制御電
圧を印加する電圧−周波数変換器め出力パルスの周波数
ｆｖを基準発振器の出力パルスの周波数ｆ ｃｒｙに比
べて十分低く選定し、両出力パルスを論理回路に導入し
て単位時間中に発生する基準発振器出力パルス数ｆｃｒ
ｙ個のうち、ｆ’ｕ個だけパルス数を減らし、この減ら
されるパルスの数を変えることによシ周波数可変を行な
うようにすることによシ達成される。
準発振器を使用する可変周波発振回路において、制御電
圧を印加する電圧−周波数変換器め出力パルスの周波数
ｆｖを基準発振器の出力パルスの周波数ｆ ｃｒｙに比
べて十分低く選定し、両出力パルスを論理回路に導入し
て単位時間中に発生する基準発振器出力パルス数ｆｃｒ
ｙ個のうち、ｆ’ｕ個だけパルス数を減らし、この減ら
されるパルスの数を変えることによシ周波数可変を行な
うようにすることによシ達成される。
以下、図面について本発明の実施例を詳細に説明する。
第２図は本発明の実施例を示す回路図で、図中１は水晶
発振器等の基準発振器、・２は制御電圧の印加を学は乙
Ｖ／Ｆ変換器で、基準発振、器１の出力をＪ−にフリッ
プフロッグ３１ 、３２及びＮＡＮＤゲート３３で構成
した論理回路３にクロック信号として入力し、同一時に
この基準発振器１の出力信号をインバータゲート４を介
してＮＡＮＤゲート５の一方に導入す為。
発振器等の基準発振器、・２は制御電圧の印加を学は乙
Ｖ／Ｆ変換器で、基準発振、器１の出力をＪ−にフリッ
プフロッグ３１ 、３２及びＮＡＮＤゲート３３で構成
した論理回路３にクロック信号として入力し、同一時に
この基準発振器１の出力信号をインバータゲート４を介
してＮＡＮＤゲート５の一方に導入す為。
また上記ル乍変換器の出力を論理回路３に導入する。
論理回路３の出力信号をＮＡＮＤゲート５の他方に導入
し、ＮＡＮＤゲー、ト５の出力信号を分局器６に導入し
、分局器６から出力周波数を取出すようにした。
し、ＮＡＮＤゲー、ト５の出力信号を分局器６に導入し
、分局器６から出力周波数を取出すようにした。
次に動作について説明すると、今、基準発振器〔の出力
周波数をｆｃｎｔｅＶ、／Ｆ変換器２の中心周波数（制
御電圧Ｖｃを±ΔＶｃ変化させ、出力周波数ｆｏを必要
とされる可変周波数±Δｆｏ変化させるものとした場合
、制御電圧Ｖｃで決まる周波数）をｆｖとし、ｆｖをｆ
ｃｒｙに比べて十分小さく選択するとす・る。
周波数をｆｃｎｔｅＶ、／Ｆ変換器２の中心周波数（制
御電圧Ｖｃを±ΔＶｃ変化させ、出力周波数ｆｏを必要
とされる可変周波数±Δｆｏ変化させるものとした場合
、制御電圧Ｖｃで決まる周波数）をｆｖとし、ｆｖをｆ
ｃｒｙに比べて十分小さく選択するとす・る。
この場合、第３図の動作波形図が示すように、基準発振
器ｌからのクロック出力信号Ａと、ｖ／Ｆ変換器２から
の出力信号３は、論理回路３のＪ−にフリップフロッグ
３１に導入され、この、３１により信号Ｂの立下がり時
点を信号Ａの立ち上カシ時点に同期した信号の反転１号
３Ａに整形され、さらに、Ｊ−にフリ・ツブフロップ３
２により、３Ａの立ち上がり時点を信号Ａの１サイクル
分だけ遅延させ、この信号の反転信号３Ｂとなり、信号
Ａ、ＢはＮＡＮＤゲート３３を通して信号Ｃとなる。
器ｌからのクロック出力信号Ａと、ｖ／Ｆ変換器２から
の出力信号３は、論理回路３のＪ−にフリップフロッグ
３１に導入され、この、３１により信号Ｂの立下がり時
点を信号Ａの立ち上カシ時点に同期した信号の反転１号
３Ａに整形され、さらに、Ｊ−にフリ・ツブフロップ３
２により、３Ａの立ち上がり時点を信号Ａの１サイクル
分だけ遅延させ、この信号の反転信号３Ｂとなり、信号
Ａ、ＢはＮＡＮＤゲート３３を通して信号Ｃとなる。
上記信号Ｃと、基準発振器１の出力信号Ａでインバータ
ーゲート４を通過して反転した信号とは、ＮＡＮＤゲー
ト５に導入され、ゲート５で単位時間中に発生する出力
信、号Ａのパルス数ｆｃｒｙ個のうち、ｈ個だけパルス
数を減らした出力信号りとなって分局器６に入シ、ここ
で分周されて出力周波数ｆｏとなお、分局器６はカウン
タ、Ｊ−にクリップフなる。
ーゲート４を通過して反転した信号とは、ＮＡＮＤゲー
ト５に導入され、ゲート５で単位時間中に発生する出力
信、号Ａのパルス数ｆｃｒｙ個のうち、ｈ個だけパルス
数を減らした出力信号りとなって分局器６に入シ、ここ
で分周されて出力周波数ｆｏとなお、分局器６はカウン
タ、Ｊ−にクリップフなる。
口゛ツブ等を用いた回路で構成されるため、上記信号り
は直接制御回路内のクロック信号と、して使用すること
になるものである。 。
は直接制御回路内のクロック信号と、して使用すること
になるものである。 。
数の可変はル乍変換器２の出力周波数ｆｖを変えること
によシ・−ｆｃｒｙ−秒単１””！で行なわれるが・Ｃ
ＶＣＦインバータ（定電圧定周波数インバータ）の場合
、ため、出力周波数を滑らかに可変することができる。
によシ・−ｆｃｒｙ−秒単１””！で行なわれるが・Ｃ
ＶＣＦインバータ（定電圧定周波数インバータ）の場合
、ため、出力周波数を滑らかに可変することができる。
また、出力周波数精度は、水晶発振器等の基準なる。
従って例えば、出力周波数ｌ０＝５０Ｈ４、可変範囲±
２ ％、 Ｎ＝２ ｘ ９６とした場合、Ｖ汐変換器の
出力周波数可変範囲は±２４．６ＫＨｚよル大であれば
良いので、仮に、基準発振器１の出力周波数ｆｃｒｙを
ｔ３ＭＨｇに選ぶとり変換器２の中心周波数ｆｖは７５
，３ＫＨｇとなシ、出力周波数の精度はＶ／Ｆ変換器の
精度Ｘ ０．０６１とすることができ゛る。
２ ％、 Ｎ＝２ ｘ ９６とした場合、Ｖ汐変換器の
出力周波数可変範囲は±２４．６ＫＨｚよル大であれば
良いので、仮に、基準発振器１の出力周波数ｆｃｒｙを
ｔ３ＭＨｇに選ぶとり変換器２の中心周波数ｆｖは７５
，３ＫＨｇとなシ、出力周波数の精度はＶ／Ｆ変換器の
精度Ｘ ０．０６１とすることができ゛る。
以上述べたよ：うに１本発明の可変周波発振方式は、基
準発振器の出力周波ｆｃｒｙに対してｖ汐変を分局する
ことによシ、可変可能な出力周波数を得るようにしたの
で、高精度のＶ／１’変換器を使用することなく出力周
波数精度を容易に高精度化でき、高周波のディジタル回
路に使用する場合でも、低周波、のｖ汐変換器が使用で
きるため低価格の装め、ｖｈ変換器に中心周波数の調整
機能を持たせるだけで、基準発振器の出力周波数誤差を
容易に吸収でき、基準発振器として、低価格のものを使
用でき、さらに、Ｖ／Ｆ変換器の中心周波数を調整する
だけで済み、高安定である。
準発振器の出力周波ｆｃｒｙに対してｖ汐変を分局する
ことによシ、可変可能な出力周波数を得るようにしたの
で、高精度のＶ／１’変換器を使用することなく出力周
波数精度を容易に高精度化でき、高周波のディジタル回
路に使用する場合でも、低周波、のｖ汐変換器が使用で
きるため低価格の装め、ｖｈ変換器に中心周波数の調整
機能を持たせるだけで、基準発振器の出力周波数誤差を
容易に吸収でき、基準発振器として、低価格のものを使
用でき、さらに、Ｖ／Ｆ変換器の中心周波数を調整する
だけで済み、高安定である。
一方、Ｖ／Ｆ変換器以外は全てディジタル回路であシ、
温度変化、経年変化などの影響を受けず、高安定であり
、かつ製電全体は部品点数が少ないボ形、低コストのも
ので足シるものである。
温度変化、経年変化などの影響を受けず、高安定であり
、かつ製電全体は部品点数が少ないボ形、低コストのも
ので足シるものである。
第°１図は従来の水晶発振器を用いた可変周波発振器の
ブロック回路図、第２゛図は本発明の可変周波発振方式
の実施例に使用する回路図、第３図は第２図の回路の動
作波形図である。 １・・・・・・基準発振器 ２．！５・・・・・・Ｖ
／Ｆ変換器３・・・・・・論理回路 ３１ 、３２・
・・・・・Ｊ−Ｋ ７リツプフロツフ３３・・・・・・
ＮＡＮＤゲート ４・・・・・・インバータゲート
５・・・・・・ＮＡＮＤゲート６．１７・・・・・
・分周器 １１・・・・・・水晶発振器１２ 、１６
・・・・・・ＦΔ変換器 １３・・・・・・加算器１
４・・・・・・ＰＩ変換器 牙１図 １６ 牙２図 。 第３図
ブロック回路図、第２゛図は本発明の可変周波発振方式
の実施例に使用する回路図、第３図は第２図の回路の動
作波形図である。 １・・・・・・基準発振器 ２．！５・・・・・・Ｖ
／Ｆ変換器３・・・・・・論理回路 ３１ 、３２・
・・・・・Ｊ−Ｋ ７リツプフロツフ３３・・・・・・
ＮＡＮＤゲート ４・・・・・・インバータゲート
５・・・・・・ＮＡＮＤゲート６．１７・・・・・
・分周器 １１・・・・・・水晶発振器１２ 、１６
・・・・・・ＦΔ変換器 １３・・・・・・加算器１
４・・・・・・ＰＩ変換器 牙１図 １６ 牙２図 。 第３図
Claims (1)
- 水晶発振器等の基準発振器を使用する可変周波発振回路
において、制御電圧を印加する電圧−周波数変換器の中
力パルスの周波数ｆｖを°基準発振器の出力パルスの周
波数ｆｃｒｙに比べて十分低く選定し、両川力パルスを
論理回路に導入して単位時うち、ｆｖ個だけパルス数を
減らし、こ９減らされるパルス０数°を変えること竺よ
り周波数可変を行なうようにしたことを特徴とする可変
周波発振器 一式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139110A JPS5843187A (ja) | 1981-09-03 | 1981-09-03 | 可変周波発振方式 |
| US06/413,720 US4540945A (en) | 1981-09-03 | 1982-09-01 | Variable-frequency oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139110A JPS5843187A (ja) | 1981-09-03 | 1981-09-03 | 可変周波発振方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843187A true JPS5843187A (ja) | 1983-03-12 |
Family
ID=15237712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56139110A Pending JPS5843187A (ja) | 1981-09-03 | 1981-09-03 | 可変周波発振方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4540945A (ja) |
| JP (1) | JPS5843187A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618920A (en) * | 1984-05-24 | 1986-10-21 | Westinghouse Electric Corp. | Frequency control circuit |
| US4639789A (en) * | 1984-05-29 | 1987-01-27 | Xerox Corporation | Raster scanner variable-frequency clock circuit |
| US4634987A (en) * | 1984-10-01 | 1987-01-06 | Sundstrand Data Control, Inc. | Frequency multiplier |
| AU593671B2 (en) * | 1986-08-12 | 1990-02-15 | Alcatel N.V. | Signal generator |
| US4780890A (en) * | 1986-09-29 | 1988-10-25 | Microwave Semiconductor Corp. | High-speed pulse swallower |
| US4818894A (en) * | 1987-03-09 | 1989-04-04 | Hughes Aircraft Company | Method and apparatus for obtaining high frequency resolution of a low frequency signal |
| US5414745A (en) * | 1993-06-01 | 1995-05-09 | Advanced Micro Devices, Inc. | Synchronized clocking disable and enable circuit |
| US5528181A (en) * | 1994-11-02 | 1996-06-18 | Advanced Micro Devices, Inc. | Hazard-free divider circuit |
| US5731728A (en) * | 1995-11-13 | 1998-03-24 | National Semiconductor Corporation | Digital modulated clock circuit for reducing EMI spectral density |
| US6151479A (en) * | 1996-06-03 | 2000-11-21 | Echostar Engineering Corp. | Single clock 27 MHZ oscillator in MPEG-2 system |
| US7515646B2 (en) * | 2004-02-05 | 2009-04-07 | Lexmark International, Inc. | Method and apparatus for reducing EMI emissions for data signals traveling over a data pathway |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7207569A (ja) * | 1972-06-03 | 1973-12-05 | ||
| US3870900A (en) * | 1973-11-12 | 1975-03-11 | Ibm | Phase discriminator having unlimited capture range |
| US3943454A (en) * | 1974-02-19 | 1976-03-09 | Gte Automatic Electric Laboratories Incorporated | Digital logic circuits for producing digital sum and difference frequencies |
| CH620087B (de) * | 1979-03-09 | Suisse Horlogerie | Oszillator mit einem hochfrequenz-quarzresonator. |
-
1981
- 1981-09-03 JP JP56139110A patent/JPS5843187A/ja active Pending
-
1982
- 1982-09-01 US US06/413,720 patent/US4540945A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4540945A (en) | 1985-09-10 |
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