JPH09148923A - 位相同期ループ回路の発振回路 - Google Patents
位相同期ループ回路の発振回路Info
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- JPH09148923A JPH09148923A JP7305961A JP30596195A JPH09148923A JP H09148923 A JPH09148923 A JP H09148923A JP 7305961 A JP7305961 A JP 7305961A JP 30596195 A JP30596195 A JP 30596195A JP H09148923 A JPH09148923 A JP H09148923A
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Abstract
(57)【要約】
【課題】この発明は、自動補償回路のディレイセルの段
数を変化させることにより、単位ディレイセル当たりの
遅延時間を変化させ、電圧制御発振器の発振周波数帯を
細かく設定することを特徴とする。 【解決手段】自動補償回路１０では、基準クロックＲ
efCKとディレイセル１５からインバ―タ１６を介して反
転された信号が位相比較器１１に入力され、チャージポ
ンプ１２、ローパスフィルタ１３を介してオフセット電
圧Ｖoffsetが抽出される。このオフセット電圧Ｖoffset
と基準電圧Ｖref がレベル変換器１４でレベル変換され
て、基準クロックＲefCKと共に段数が可変のディレイセ
ル群１５に供給される。一方、電圧制御発振器１８で
は、制御信号Ｖcnt と上記オフセット電圧Ｖoffsetがレ
ベル変換器１９で電圧ＶP 、ＶN に変換され、段数が可
変のディレイセル群２０に供給されて、所望の発振周波
数ｆvco が得られる。
数を変化させることにより、単位ディレイセル当たりの
遅延時間を変化させ、電圧制御発振器の発振周波数帯を
細かく設定することを特徴とする。 【解決手段】自動補償回路１０では、基準クロックＲ
efCKとディレイセル１５からインバ―タ１６を介して反
転された信号が位相比較器１１に入力され、チャージポ
ンプ１２、ローパスフィルタ１３を介してオフセット電
圧Ｖoffsetが抽出される。このオフセット電圧Ｖoffset
と基準電圧Ｖref がレベル変換器１４でレベル変換され
て、基準クロックＲefCKと共に段数が可変のディレイセ
ル群１５に供給される。一方、電圧制御発振器１８で
は、制御信号Ｖcnt と上記オフセット電圧Ｖoffsetがレ
ベル変換器１９で電圧ＶP 、ＶN に変換され、段数が可
変のディレイセル群２０に供給されて、所望の発振周波
数ｆvco が得られる。
Description
【０００１】
【発明の属する技術分野】この発明は、Ｋファクタ改善
のための自動補償回路を備えたリングオシレータ方式の
位相同期ループ回路に関するもので、特に電圧制御発振
回路の発振周波数帯域の可変に適用される発振回路に関
するものである。
のための自動補償回路を備えたリングオシレータ方式の
位相同期ループ回路に関するもので、特に電圧制御発振
回路の発振周波数帯域の可変に適用される発振回路に関
するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高速化が進むにつれて、
位相同期ループ（ＰＬＬ；Phase-locked loop ）回路の
重要性はますます高まりつつある。これは特定用途向け
ＩＣに関しても同様であり、広い周波数帯域で動作でき
る汎用的なＰＬＬ回路の実現が望まれている。
位相同期ループ（ＰＬＬ；Phase-locked loop ）回路の
重要性はますます高まりつつある。これは特定用途向け
ＩＣに関しても同様であり、広い周波数帯域で動作でき
る汎用的なＰＬＬ回路の実現が望まれている。
【０００３】そして、従来、電圧制御発振器（ＶＣＯ；
Voltage Controlled Oscilator）回路の発振周波数帯を
変化させる場合、ＶＣＯ回路のディレイセルの段数を変
化させることによって行っていた。
Voltage Controlled Oscilator）回路の発振周波数帯を
変化させる場合、ＶＣＯ回路のディレイセルの段数を変
化させることによって行っていた。
【０００４】図４は、従来の一般的なリングオシレータ
方式のＰＬＬ回路を示したものである。位相比較器（Ｐ
ＨＣ；Phase Comparator）１に入力されたシステムクロ
ック（ＳＹＳＣＫ）信号は、位相比較器で（発振クロッ
クｆvco と）位相比較され、その結果に応じた電流をチ
ャージポンプ（ＣＨＰ）２が流し、ローパスフィルタ
（ＬＰＦ）３を介して制御電圧Ｖcnt となる。そして、
制御電圧Ｖcnt によって電圧制御発振器（ＶＣＯ；Volt
age Controlled Oscilator）４で発振周波数が調整され
る。発振クロックｆvco は、再び位相比較器１に入力さ
れる。
方式のＰＬＬ回路を示したものである。位相比較器（Ｐ
ＨＣ；Phase Comparator）１に入力されたシステムクロ
ック（ＳＹＳＣＫ）信号は、位相比較器で（発振クロッ
クｆvco と）位相比較され、その結果に応じた電流をチ
ャージポンプ（ＣＨＰ）２が流し、ローパスフィルタ
（ＬＰＦ）３を介して制御電圧Ｖcnt となる。そして、
制御電圧Ｖcnt によって電圧制御発振器（ＶＣＯ；Volt
age Controlled Oscilator）４で発振周波数が調整され
る。発振クロックｆvco は、再び位相比較器１に入力さ
れる。
【０００５】図５は、このような構成のＰＬＬ回路に於
ける電圧制御発振器４のＶＣＯ特性図である。このよう
な一般的なＰＬＬ回路では、図示されるように、配線や
不純物濃度等によるプロセス、温度特性、電源電圧のば
らつき等により、周波数が変化して、ＶＣＯ特性が右下
若しくは左上にばらついてしまう。このため、これらの
ばらつきを抑えるために自動補償回路を備えることがあ
る。
ける電圧制御発振器４のＶＣＯ特性図である。このよう
な一般的なＰＬＬ回路では、図示されるように、配線や
不純物濃度等によるプロセス、温度特性、電源電圧のば
らつき等により、周波数が変化して、ＶＣＯ特性が右下
若しくは左上にばらついてしまう。このため、これらの
ばらつきを抑えるために自動補償回路を備えることがあ
る。
【０００６】すなわち、自動補償回路を備えたリングオ
シレータ方式ＰＬＬ回路は、図６に示されるように、位
相比較器１、チャージポンプ２、ローパスフィルタ３及
び電圧制御発振器４から成るＰＬＬ回路に、自動補償回
路（ＡＣＣ；Automatic Compensated Circuit ）５を加
えた構成となっている。自動補償回路５には、基準電圧
Ｖref と基準クロックＲefCKが入力される。そして、こ
の自動補償回路５からは電圧制御発振器４に対してオフ
セット電圧Ｖoffsetが出力される。電圧制御発振器４で
は、ローパスフィルタ３からの電圧Ｖcnt と自動補償回
路５からの電圧Ｖoffsetに基いて発振周波数が制御され
る。
シレータ方式ＰＬＬ回路は、図６に示されるように、位
相比較器１、チャージポンプ２、ローパスフィルタ３及
び電圧制御発振器４から成るＰＬＬ回路に、自動補償回
路（ＡＣＣ；Automatic Compensated Circuit ）５を加
えた構成となっている。自動補償回路５には、基準電圧
Ｖref と基準クロックＲefCKが入力される。そして、こ
の自動補償回路５からは電圧制御発振器４に対してオフ
セット電圧Ｖoffsetが出力される。電圧制御発振器４で
は、ローパスフィルタ３からの電圧Ｖcnt と自動補償回
路５からの電圧Ｖoffsetに基いて発振周波数が制御され
る。
【０００７】図７は、この自動補償回路５を有するリン
グオシレータ方式ＰＬＬ回路のＶＣＯ特性図である。図
６に示される構成のＰＬＬ回路により、自動補償回路５
にて設定される電Voffsetによって、制御電圧Ｖcnt が
Ｖcnt センタ（＝Ｖref ）のとき、特性のばらつきをな
くすことができる。
グオシレータ方式ＰＬＬ回路のＶＣＯ特性図である。図
６に示される構成のＰＬＬ回路により、自動補償回路５
にて設定される電Voffsetによって、制御電圧Ｖcnt が
Ｖcnt センタ（＝Ｖref ）のとき、特性のばらつきをな
くすことができる。
【０００８】
【発明が解決しようとする課題】上述したＰＬＬ回路
は、何れも電圧制御発振器４で発振周波数帯域を切り換
える際は、リングオシレータ内のディレイセルの段数を
変化させることによって行っている。
は、何れも電圧制御発振器４で発振周波数帯域を切り換
える際は、リングオシレータ内のディレイセルの段数を
変化させることによって行っている。
【０００９】ところで、図６に示されたような従来の自
動補償回路を備えたリングオシレータ式ＰＬＬ回路に於
いて、電圧制御発振器４の発振周波数帯域を変化させる
場合、内部のディレイセルの段数を可変にすることによ
って行っていた。しかしながら、電圧制御発振器４は、
奇数単位でしか段数を変化させることができない。した
がって、Ｋファクタのばらつきによる影響を受けない電
圧Ｖcnt センタでの発振周波数を細かく変化させること
ができず、設定が粗くなってしまうものであった。
動補償回路を備えたリングオシレータ式ＰＬＬ回路に於
いて、電圧制御発振器４の発振周波数帯域を変化させる
場合、内部のディレイセルの段数を可変にすることによ
って行っていた。しかしながら、電圧制御発振器４は、
奇数単位でしか段数を変化させることができない。した
がって、Ｋファクタのばらつきによる影響を受けない電
圧Ｖcnt センタでの発振周波数を細かく変化させること
ができず、設定が粗くなってしまうものであった。
【００１０】このため、電圧制御発振器に高利得のもの
を設計しなければならず、ノイズや安定性に弱いものに
なってしまうという課題を有していた。そのうえ、高利
得化できない場合は、図８のＶＣＯ特性図に示されるよ
うに、歯抜けと称されて調整周波数ではカバーできない
周波数帯域が生じてしまうことがある。また、所望の周
波数帯域をカバーできたとしても、必要な発振周波数が
電圧Ｖcnt センタの最適値になるとは限らない。
を設計しなければならず、ノイズや安定性に弱いものに
なってしまうという課題を有していた。そのうえ、高利
得化できない場合は、図８のＶＣＯ特性図に示されるよ
うに、歯抜けと称されて調整周波数ではカバーできない
周波数帯域が生じてしまうことがある。また、所望の周
波数帯域をカバーできたとしても、必要な発振周波数が
電圧Ｖcnt センタの最適値になるとは限らない。
【００１１】更に、自動補償回路によって決定される単
位ディレイセル当たりのディレイ値は変化しないため、
最小可変周波数は、単位ディレイセルのディレイ（遅延
時間）の２倍の値で決まってしまう、等の課題を有して
いた。
位ディレイセル当たりのディレイ値は変化しないため、
最小可変周波数は、単位ディレイセルのディレイ（遅延
時間）の２倍の値で決まってしまう、等の課題を有して
いた。
【００１２】この発明は上記課題に鑑みてなされたもの
で、広範囲に渡って、細かく発振周波数を可変すること
ができると共に、ノイズを除去して安定性の高い位相同
期ループ回路の発振回路を提供することを目的とする。
で、広範囲に渡って、細かく発振周波数を可変すること
ができると共に、ノイズを除去して安定性の高い位相同
期ループ回路の発振回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】すなわちこの発明は、少
なくとも１段の第１の遅延素子を有するもので、基準電
圧及び基準クロックに基いてオフセット電圧を出力する
自動補償回路と、少なくとも１段の第２の遅延素子を有
して該第２の遅延素子の段数を設定変更可能なもので、
上記自動補償回路から出力された上記オフセット電圧と
制御電圧に基いて発振周波数を制御する電圧制御発振回
路とを備えるリングオシレータ方式の位相同期ループ回
路に於いて、上記自動補償回路は、上記第１の遅延素子
の段数を設定変更可能であることを特徴とする。
なくとも１段の第１の遅延素子を有するもので、基準電
圧及び基準クロックに基いてオフセット電圧を出力する
自動補償回路と、少なくとも１段の第２の遅延素子を有
して該第２の遅延素子の段数を設定変更可能なもので、
上記自動補償回路から出力された上記オフセット電圧と
制御電圧に基いて発振周波数を制御する電圧制御発振回
路とを備えるリングオシレータ方式の位相同期ループ回
路に於いて、上記自動補償回路は、上記第１の遅延素子
の段数を設定変更可能であることを特徴とする。
【００１４】この発明の位相同期ループ回路の発振回路
にあっては、自動補償回路内のディレイセルの段数を変
化させることにより、単位ディレイセル当たりの遅延時
間を変化させ、電圧制御発振器の発振周波数帯を細かく
設定する。これにより、特に特定用途向けＩＣ等の広い
範囲に渡って所望の発振周波数を要求される凡用の位相
同期ループ回路を実現するのに有効である。また、所望
の発振周波数をプロセス、温度特性、電源電圧ばらつき
による影響を受けない制御電圧の最適値にて設定可能と
なる。
にあっては、自動補償回路内のディレイセルの段数を変
化させることにより、単位ディレイセル当たりの遅延時
間を変化させ、電圧制御発振器の発振周波数帯を細かく
設定する。これにより、特に特定用途向けＩＣ等の広い
範囲に渡って所望の発振周波数を要求される凡用の位相
同期ループ回路を実現するのに有効である。また、所望
の発振周波数をプロセス、温度特性、電源電圧ばらつき
による影響を受けない制御電圧の最適値にて設定可能と
なる。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は、この発明の第１の実施
の形態を示す位相同期ループ（ＰＬＬ）回路の構成を示
した図である。
実施の形態を説明する。図１は、この発明の第１の実施
の形態を示す位相同期ループ（ＰＬＬ）回路の構成を示
した図である。
【００１６】同図に於いて、このＰＬＬ回路は、自動補
償回路（ＡＣＣ）１０と、電圧制御発振器（ＶＣＯ）１
８とにより構成される。上記自動補償回路１０には、基
準クロック（ＲefCK）信号と後述するディレイセル１５
からの反転信号が入力される位相比較器（ＰＨＣ）１１
と、位相比較器で位相比較された結果の信号を受けてロ
ーパスフィルタ１３に出力するチャージポンプ（ＣＨ
Ｐ）１２と、このチャージポンプ１２の出力からオフセ
ット電圧Ｖoffsetを抽出するローパスフィルタ（ＬＰ
Ｆ）１３と、このオフセット電圧Ｖoffsetと基準電圧Ｖ
ref を入力してレベル変換するレベル変換器（ＬＴ）１
４と、Ｍステージから成るディレイセル群１５と、イン
バ―タ１６とにより構成される。
償回路（ＡＣＣ）１０と、電圧制御発振器（ＶＣＯ）１
８とにより構成される。上記自動補償回路１０には、基
準クロック（ＲefCK）信号と後述するディレイセル１５
からの反転信号が入力される位相比較器（ＰＨＣ）１１
と、位相比較器で位相比較された結果の信号を受けてロ
ーパスフィルタ１３に出力するチャージポンプ（ＣＨ
Ｐ）１２と、このチャージポンプ１２の出力からオフセ
ット電圧Ｖoffsetを抽出するローパスフィルタ（ＬＰ
Ｆ）１３と、このオフセット電圧Ｖoffsetと基準電圧Ｖ
ref を入力してレベル変換するレベル変換器（ＬＴ）１
４と、Ｍステージから成るディレイセル群１５と、イン
バ―タ１６とにより構成される。
【００１７】上記レベル変換器１４は、オフセット電圧
Ｖoffsetと基準電圧Ｖref を、例えばＰチャンネルトラ
ンジスタの制御電圧ＶP 及びＮチャンネルトランジスタ
の制御電圧ＶN に変換するためのものである。
Ｖoffsetと基準電圧Ｖref を、例えばＰチャンネルトラ
ンジスタの制御電圧ＶP 及びＮチャンネルトランジスタ
の制御電圧ＶN に変換するためのものである。
【００１８】上記ディレイセル群１５は、直列接続され
たＭ個のディレイセルから構成されるもので、上記電圧
ＶP 及びＶN によって基準クロックＲefCKの遅延時間を
制御するものである。この遅延クロックＶは、インバ―
タ１６により反転されて基準クロックと共に位相比較器
１１に供給される。
たＭ個のディレイセルから構成されるもので、上記電圧
ＶP 及びＶN によって基準クロックＲefCKの遅延時間を
制御するものである。この遅延クロックＶは、インバ―
タ１６により反転されて基準クロックと共に位相比較器
１１に供給される。
【００１９】一方、電圧制御発振器１８は、制御信号Ｖ
cnt とオフセット電圧Ｖoffsetが入力されて電圧ＶP 及
びＶN に変換するレベル変換器１９と、Ｎステージ、す
なわちリング式に接続されたＮ個のディレイセルにより
構成されるディレイセル群２０とから構成される。
cnt とオフセット電圧Ｖoffsetが入力されて電圧ＶP 及
びＶN に変換するレベル変換器１９と、Ｎステージ、す
なわちリング式に接続されたＮ個のディレイセルにより
構成されるディレイセル群２０とから構成される。
【００２０】尚、この発明はＫファクタによる影響改善
のための自動補償回路を有するリングオシレータ方式の
ＰＬＬ回路に適用される。このような構成に於いて、自
動補償回路１０は、１つのＰＬＬ回路となっている。そ
して、位相比較器１１に入力される基準クロックとディ
レイセル群１５からの遅延クロックＶのＰＬＬロック時
の波形は、図２に示されるようになっている。ここで
は、インバ―タ１６が挿入されているため、基準クロッ
クＲefCKより半周期遅れて遅延クロックＶがロックする
ように設定されている。
のための自動補償回路を有するリングオシレータ方式の
ＰＬＬ回路に適用される。このような構成に於いて、自
動補償回路１０は、１つのＰＬＬ回路となっている。そ
して、位相比較器１１に入力される基準クロックとディ
レイセル群１５からの遅延クロックＶのＰＬＬロック時
の波形は、図２に示されるようになっている。ここで
は、インバ―タ１６が挿入されているため、基準クロッ
クＲefCKより半周期遅れて遅延クロックＶがロックする
ように設定されている。
【００２１】すなわち、ＰＬＬ回路がロックしていると
きは、自動補償回路１０内のディレイセル群１５の単位
ディレイセル当たりの遅延時間Ｔpdは、ディレイセル群
１５がＭステージであるから、次式で表される。
きは、自動補償回路１０内のディレイセル群１５の単位
ディレイセル当たりの遅延時間Ｔpdは、ディレイセル群
１５がＭステージであるから、次式で表される。
【００２２】 Ｔpd＝Ｔ／２Ｍ …（１） ここで、Ｔは基準クロックＲefCKの周期である。また、
自動補償回路１０のレベル変換器１４及びディレイセル
群１５と、電圧制御発振器１８のレベル変換器１９及び
ディレイセル群２０は、同じ回路定数となっている。し
たがって、制御電圧信号Ｖcnt が固定の基準電圧Ｖref
と同じ電位であれば、電圧制御発振器１８の単位ディレ
イセルの遅延時間も上記（１）式で表される値と同じに
なる。これが図９に示されたような特性となる理由であ
る。
自動補償回路１０のレベル変換器１４及びディレイセル
群１５と、電圧制御発振器１８のレベル変換器１９及び
ディレイセル群２０は、同じ回路定数となっている。し
たがって、制御電圧信号Ｖcnt が固定の基準電圧Ｖref
と同じ電位であれば、電圧制御発振器１８の単位ディレ
イセルの遅延時間も上記（１）式で表される値と同じに
なる。これが図９に示されたような特性となる理由であ
る。
【００２３】次に、電圧制御発振器１８の単位ディレイ
セル当たりの遅延時間が、上記（１）式で設定されてい
る場合について考える。ここで、電圧制御発振器１８は
Ｎステージで構成されているので、電圧制御発振器１８
の制御電圧Ｖcnt （＝Ｖref ）での発振周波数ｆvco
は、次式で表される。
セル当たりの遅延時間が、上記（１）式で設定されてい
る場合について考える。ここで、電圧制御発振器１８は
Ｎステージで構成されているので、電圧制御発振器１８
の制御電圧Ｖcnt （＝Ｖref ）での発振周波数ｆvco
は、次式で表される。
【００２４】 ｆvco ＝１／（２×Ｔpd×Ｎ） ＝Ｍ／（Ｔ×Ｎ） ＝ｆ×Ｍ／Ｎ …（２） 但し、ｆは基準クロックＲefCKの周波数である。
【００２５】このように、この発明では、従来は発振回
路の周波数帯を切り換える際、上記（２）式のＮ（電圧
制御発振器のステージ数）だけを変化させていたのを、
更に同Ｍ（自動補償回路のステージ数）も変化させるこ
とによって、電圧制御発振器の発振周波数を、より細か
く設定することができる。
路の周波数帯を切り換える際、上記（２）式のＮ（電圧
制御発振器のステージ数）だけを変化させていたのを、
更に同Ｍ（自動補償回路のステージ数）も変化させるこ
とによって、電圧制御発振器の発振周波数を、より細か
く設定することができる。
【００２６】次に、この発明の第２の実施の形態とし
て、位相同期ループ回路の応用例について説明する。図
３は、この発明の第２の実施の形態に従った位相同期ル
ープ回路の構成を示したもので、図１と同じ構成要素に
は同一の参照番号を付して説明は省略する。
て、位相同期ループ回路の応用例について説明する。図
３は、この発明の第２の実施の形態に従った位相同期ル
ープ回路の構成を示したもので、図１と同じ構成要素に
は同一の参照番号を付して説明は省略する。
【００２７】図３に於いて、ディレイセル群１５は４０
ステージのディレイセルで構成され、ディレイセル群２
０は５ステージのディレイセルで構成されている。ま
た、ディレイセル群１５へは分周器２１を介して、５０
ＭＨｚのシステムクロック（ＳＹＳＣＫ）の１／２、つ
まり２５ＭＨｚの基準クロックＲefCKが入力される。こ
の基準クロックＲefCKは、位相比較器１１にも入力され
る。
ステージのディレイセルで構成され、ディレイセル群２
０は５ステージのディレイセルで構成されている。ま
た、ディレイセル群１５へは分周器２１を介して、５０
ＭＨｚのシステムクロック（ＳＹＳＣＫ）の１／２、つ
まり２５ＭＨｚの基準クロックＲefCKが入力される。こ
の基準クロックＲefCKは、位相比較器１１にも入力され
る。
【００２８】上記５０ＭＨｚのシステムクロック（ＳＹ
ＳＣＫ）は、位相比較器２２にも供給される。この位相
比較器２２には、ディレイセル群２０からの出力ｆvco
（＝２００ＭＨｚ）が、分周器２３、２４を経て供給さ
れる。そして、位相比較器２２の出力は、チャージポン
プ２５を介してローパスフィルタ２６に供給される。こ
の場合、電圧制御発振器１８内のレベル変換器１９に
は、ローパスフィルタ１３と２６の出力が供給される。
ＳＣＫ）は、位相比較器２２にも供給される。この位相
比較器２２には、ディレイセル群２０からの出力ｆvco
（＝２００ＭＨｚ）が、分周器２３、２４を経て供給さ
れる。そして、位相比較器２２の出力は、チャージポン
プ２５を介してローパスフィルタ２６に供給される。こ
の場合、電圧制御発振器１８内のレベル変換器１９に
は、ローパスフィルタ１３と２６の出力が供給される。
【００２９】上述したように、自動補償回路１０の基準
クロックＲefCKが２５ＭＨｚ、同ディレイセル群１５の
ステージ数は４０段、電圧制御発振器１８のデイレイセ
ル群２０のステージ数は５段で構成されている。したが
って、上記（２）式から、電圧制御発振器１８の発振周
波数ｆvco は、 ｆvco ＝ｆ×Ｍ／Ｎ ＝２５×１０6 ×４０／５ ＝２００ＭＨｚ となる。
クロックＲefCKが２５ＭＨｚ、同ディレイセル群１５の
ステージ数は４０段、電圧制御発振器１８のデイレイセ
ル群２０のステージ数は５段で構成されている。したが
って、上記（２）式から、電圧制御発振器１８の発振周
波数ｆvco は、 ｆvco ＝ｆ×Ｍ／Ｎ ＝２５×１０6 ×４０／５ ＝２００ＭＨｚ となる。
【００３０】位相同期ループ（ＰＬＬ）回路のシステム
クロック（ＳＹＳＣＫ）は５０ＭＨｚであから、このＰ
ＬＬ回路は、５０×４ＭＨｚの４逓倍ＰＬＬ回路となっ
ていることがわかる。
クロック（ＳＹＳＣＫ）は５０ＭＨｚであから、このＰ
ＬＬ回路は、５０×４ＭＨｚの４逓倍ＰＬＬ回路となっ
ていることがわかる。
【００３１】例えば、自動補償回路１０のディレイセル
群１５のステージ数Ｍを４０段に固定し、電圧制御発振
器１８のデイレイセル群２０のステージ数Ｎを３、５、
７に設定した場合、それぞれの電圧制御発振器１８の発
振周波数ｆvco は、 Ｎ＝３の場合、ｆvco ＝３３３ＭＨｚ Ｎ＝５の場合、ｆvco ＝２００ＭＨｚ Ｎ＝７の場合、ｆvco ＝１４３ＭＨｚ となる。
群１５のステージ数Ｍを４０段に固定し、電圧制御発振
器１８のデイレイセル群２０のステージ数Ｎを３、５、
７に設定した場合、それぞれの電圧制御発振器１８の発
振周波数ｆvco は、 Ｎ＝３の場合、ｆvco ＝３３３ＭＨｚ Ｎ＝５の場合、ｆvco ＝２００ＭＨｚ Ｎ＝７の場合、ｆvco ＝１４３ＭＨｚ となる。
【００３２】また、電圧制御発振器１８のデイレイセル
群２０のステージ数Ｎを５段に固定して自動補償回路１
０のディレイセル群１５のステージ数Ｍを３９、４０、
４１に設定すると、上記発振周波数ｆvco は、 Ｍ＝３９の場合、ｆvco ＝１９５ＭＨｚ Ｍ＝４０の場合、ｆvco ＝２００ＭＨｚ Ｍ＝４１の場合、ｆvco ＝２０５ＭＨｚ となる。
群２０のステージ数Ｎを５段に固定して自動補償回路１
０のディレイセル群１５のステージ数Ｍを３９、４０、
４１に設定すると、上記発振周波数ｆvco は、 Ｍ＝３９の場合、ｆvco ＝１９５ＭＨｚ Ｍ＝４０の場合、ｆvco ＝２００ＭＨｚ Ｍ＝４１の場合、ｆvco ＝２０５ＭＨｚ となる。
【００３３】このように、上記（２）式に於ける分母側
の変数だけでなく分子側の変数をも変更することができ
るので、広範囲に渡って細かく発振周波数を可変するこ
とができる。また、電圧制御発振器の段数と自動補償回
路の段数との比を整数倍することによって、簡単に細か
くｎ逓倍のＰＬＬ回路を設定することができる。
の変数だけでなく分子側の変数をも変更することができ
るので、広範囲に渡って細かく発振周波数を可変するこ
とができる。また、電圧制御発振器の段数と自動補償回
路の段数との比を整数倍することによって、簡単に細か
くｎ逓倍のＰＬＬ回路を設定することができる。
【００３４】
【発明の効果】以上のようにこの発明によれば、広範囲
に渡って、細かく発振周波数を可変することができると
共に、電圧制御発振器を高利得にする必要がなくなるた
め、ノイズを除去して安定性の高い位相同期ループ回路
の発振回路を提供することができる。
に渡って、細かく発振周波数を可変することができると
共に、電圧制御発振器を高利得にする必要がなくなるた
め、ノイズを除去して安定性の高い位相同期ループ回路
の発振回路を提供することができる。
【図１】この発明の第１の実施の形態を示す位相同期ル
ープ（ＰＬＬ）回路の構成を示した図である。
ープ（ＰＬＬ）回路の構成を示した図である。
【図２】図１の位相比較器１１に入力される基準クロッ
クとディレイセル群１５からの反転信号の波形を示した
図である。
クとディレイセル群１５からの反転信号の波形を示した
図である。
【図３】この発明の第２の実施の形態に従った位相同期
ループ回路の構成を示した図である。
ループ回路の構成を示した図である。
【図４】従来の一般的なリングオシレータ方式のＰＬＬ
回路を示したブロック構成図である。
回路を示したブロック構成図である。
【図５】図４のＰＬＬ回路に於ける電圧制御発振器４の
ＶＣＯ特性図である。
ＶＣＯ特性図である。
【図６】従来の自動補償回路を備えたリングオシレータ
方式のＰＬＬ回路を示したブロック構成図である。
方式のＰＬＬ回路を示したブロック構成図である。
【図７】図６のＰＬＬ回路のＶＣＯ特性図である。
【図８】調整周波数ではカバーできない周波数帯域が生
じた例を示すＶＣＯ特性図である。
じた例を示すＶＣＯ特性図である。
１、１１、２２…位相比較器（ＰＨＣ）、２、１２、２
５…チャージポンプ（ＣＨＰ）、３、１３、２６…ロー
パスフィルタ（ＬＰＦ）、４、１８…電圧制御発振器
（ＶＣＯ）、５、１０…自動補償回路（ＡＣＣ）、１
４、１９…レベル変換器（ＬＴ）、１５、２０…ディレ
イセル群、１６…インバ―タ、２１、２３、２４…分周
器。
５…チャージポンプ（ＣＨＰ）、３、１３、２６…ロー
パスフィルタ（ＬＰＦ）、４、１８…電圧制御発振器
（ＶＣＯ）、５、１０…自動補償回路（ＡＣＣ）、１
４、１９…レベル変換器（ＬＴ）、１５、２０…ディレ
イセル群、１６…インバ―タ、２１、２３、２４…分周
器。
Claims (2)
- 【請求項１】 少なくとも１段の第１の遅延素子を有す
るもので、基準電圧及び基準クロックに基いてオフセッ
ト電圧を出力する自動補償回路と、少なくとも１段の第
２の遅延素子を有して該第２の遅延素子の段数を設定変
更可能なもので、上記自動補償回路から出力された上記
オフセット電圧と制御電圧に基いて発振周波数を制御す
る電圧制御発振器とを備えるリングオシレータ方式の位
相同期ループ回路に於いて、 上記自動補償回路は、上記第１の遅延素子の段数を設定
変更可能であることを特徴とする位相同期ループ回路の
発振回路。 - 【請求項２】 上記電圧制御発振器は、所望の発振周波
数を上記制御電圧の最適値にて設定可能なことを特徴と
する請求項１に記載の位相同期ループ回路の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305961A JPH09148923A (ja) | 1995-11-24 | 1995-11-24 | 位相同期ループ回路の発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305961A JPH09148923A (ja) | 1995-11-24 | 1995-11-24 | 位相同期ループ回路の発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148923A true JPH09148923A (ja) | 1997-06-06 |
Family
ID=17951388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305961A Withdrawn JPH09148923A (ja) | 1995-11-24 | 1995-11-24 | 位相同期ループ回路の発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483825B1 (ko) * | 2002-11-19 | 2005-04-20 | 주식회사 버카나와이어리스코리아 | 어레이 지연-로킹 루프를 이용한 고해상도 다 위상 클럭발생기 회로 |
-
1995
- 1995-11-24 JP JP7305961A patent/JPH09148923A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483825B1 (ko) * | 2002-11-19 | 2005-04-20 | 주식회사 버카나와이어리스코리아 | 어레이 지연-로킹 루프를 이용한 고해상도 다 위상 클럭발생기 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |