JPH04115625A - 入力信号遅延回路 - Google Patents
入力信号遅延回路Info
- Publication number
- JPH04115625A JPH04115625A JP2231521A JP23152190A JPH04115625A JP H04115625 A JPH04115625 A JP H04115625A JP 2231521 A JP2231521 A JP 2231521A JP 23152190 A JP23152190 A JP 23152190A JP H04115625 A JPH04115625 A JP H04115625A
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- JP
- Japan
- Prior art keywords
- signal
- voltage
- controlled oscillator
- voltage controlled
- frequency
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＰＬＬシンセサイザ回路を含む半導体集積回
路内で形成する信号遅延回路に関するものである。
路内で形成する信号遅延回路に関するものである。
ＰＬＬシンセサイザ回路等の半導体集積回路では入出力
信号のタイミングを制御するための種々の制御信号が必
要であるが、高速化を図るためにその制御信号の精度を
向上させる必要がある。
信号のタイミングを制御するための種々の制御信号が必
要であるが、高速化を図るためにその制御信号の精度を
向上させる必要がある。
半導体集積回路内での従来の信号遅延回路は一般的に複
数段のインバータを直列に接続することにより構成され
、その遅延時間の調整はインバータの接続段数を適宜に
変更して設計したり、あるいは製造工程においてインバ
ータを構成するトランジスタのサイズ等のパラメータを
適宜に変更することにより行われている。
数段のインバータを直列に接続することにより構成され
、その遅延時間の調整はインバータの接続段数を適宜に
変更して設計したり、あるいは製造工程においてインバ
ータを構成するトランジスタのサイズ等のパラメータを
適宜に変更することにより行われている。
ところが、上記のような信号遅延回路ではその動作中の
温度変化や電源電圧の変動により設定された遅延時間が
得られなかったり、製造工程でのバラツキによりトラン
ジスタのパラメータが変動して所期の遅延時間が得られ
ないことかあるという問題点があった。
温度変化や電源電圧の変動により設定された遅延時間が
得られなかったり、製造工程でのバラツキによりトラン
ジスタのパラメータが変動して所期の遅延時間が得られ
ないことかあるという問題点があった。
この発明の目的は、正確な遅延時間を確実に得ることが
可能な信号遅延回路を提供するにある。
可能な信号遅延回路を提供するにある。
第１図は本発明の原理説明図である。すなわち、予め設
定される設定信号ｆｒと電圧制御発振器４の出力信号Ｖ
ｏｕｔを分周器５で分周した帰還信号ｆｐとの周波数及
び位相差に基づいて位相検出器３から出力される位相差
信号をチャージポンプ６及び低域フィルタ７で直流電圧
に変換して電圧制御発振器４に出力し、その直流電圧に
応じた周波数の出力信号Ｖｏｕｔを電圧制御発振器４か
ら出力する位相固定回路と、電圧制御発振器４を構成す
るインバータと同一パラメータのインバータ８を複数段
接続し、該インバータ８には前記ローパスフィルタ７か
ら出力される直流電圧を電源として供給される信号遅延
回路９とを具備している。
定される設定信号ｆｒと電圧制御発振器４の出力信号Ｖ
ｏｕｔを分周器５で分周した帰還信号ｆｐとの周波数及
び位相差に基づいて位相検出器３から出力される位相差
信号をチャージポンプ６及び低域フィルタ７で直流電圧
に変換して電圧制御発振器４に出力し、その直流電圧に
応じた周波数の出力信号Ｖｏｕｔを電圧制御発振器４か
ら出力する位相固定回路と、電圧制御発振器４を構成す
るインバータと同一パラメータのインバータ８を複数段
接続し、該インバータ８には前記ローパスフィルタ７か
ら出力される直流電圧を電源として供給される信号遅延
回路９とを具備している。
電圧制御発振器４の出力信号Ｖｏｕｔがロックされてい
る状態では信号遅延回路９に供給される電源電圧が一定
となり、その遅延時間は一定となる。
る状態では信号遅延回路９に供給される電源電圧が一定
となり、その遅延時間は一定となる。
以下、この発明を具体化した一実施例を図面に従って説
明する。
明する。
ＰＬＬシンセサイザ回路は発振器ｌから分周器２を介し
て設定信号ｆｒが位相比較器３に入力され、その位相比
較器３には電圧制御発振器（以下ＶＣＯとする）４の出
力信号Ｖｏｕｔが分周器５を介して帰還信号ｆｐとして
入力されている。
て設定信号ｆｒが位相比較器３に入力され、その位相比
較器３には電圧制御発振器（以下ＶＣＯとする）４の出
力信号Ｖｏｕｔが分周器５を介して帰還信号ｆｐとして
入力されている。
位相比較器３は設定信号ｆｒと帰還信号ｆｐとに基づい
て両信号の周波数及び位相差に応じたパルス信号をチャ
ージポンプ６に出力し、チャージポンプ６はそのパルス
信号に基づいて直流成分にパルス成分が含まれた出力信
号を低域フィルタ７（以下ＬＰＦという）に出力する。
て両信号の周波数及び位相差に応じたパルス信号をチャ
ージポンプ６に出力し、チャージポンプ６はそのパルス
信号に基づいて直流成分にパルス成分が含まれた出力信
号を低域フィルタ７（以下ＬＰＦという）に出力する。
その直流成分は前記パルス信号の周波数変動にともなっ
て昇降し、パルス成分はパルス信号の位相差に基づいて
変化する。
て昇降し、パルス成分はパルス信号の位相差に基づいて
変化する。
ＬＰＦ７はチャージポンプ６の出力信号を平滑してパル
ス成分を除去した出力信号をＶ Ｃ０，４に出力し、そ
のＶＣＯ４はＬＰＦ７の出力信号の電圧値に応じた周波
数の出力信号を出力する。
ス成分を除去した出力信号をＶ Ｃ０，４に出力し、そ
のＶＣＯ４はＬＰＦ７の出力信号の電圧値に応じた周波
数の出力信号を出力する。
また、ＶＣＯ４の出力信号Ｖｏｕｔは前記分周器５で分
周され、前記帰還信号ｆｐとして位相比較器３に出力さ
れる。
周され、前記帰還信号ｆｐとして位相比較器３に出力さ
れる。
前記ＶＣＯ４はすべて同一サイズで構成される６段のイ
ンバータ８ａ〜８ｆを直列に接続して構成され、５段目
のインバータ８ｅの出力信号が初段のインバータ８ａの
入力信号として入力され、各インバータ８ａ〜８ｆには
前記ＬＰＦ７の出力信号が電源として入力されている。
ンバータ８ａ〜８ｆを直列に接続して構成され、５段目
のインバータ８ｅの出力信号が初段のインバータ８ａの
入力信号として入力され、各インバータ８ａ〜８ｆには
前記ＬＰＦ７の出力信号が電源として入力されている。
従って、初段から奇数段目のインバータ８ｅの出力信号
が初段のインバータ８ａに帰還されていることにより発
振動作し、その発振周波数はＬＰＦ７の出力電圧に基づ
いて変化する。
が初段のインバータ８ａに帰還されていることにより発
振動作し、その発振周波数はＬＰＦ７の出力電圧に基づ
いて変化する。
このような構成により、例えば発振器１から出力される
設定信号ｆｒの周波数を３０ＭＨｚとするとともに分周
器２の分周比を１０とすると、その分周器２から位相比
較器３へ３ Ｍ Ｈｚの出力信号が出力され、位相比較
器３の出″力信号に基づいてＶＣＯ４から１２ＭＨｚの
出力信号Ｖｏｕｔが出力され、前記分周器５の分周比が
４に設定されていると位相比較器３へ入力される設定信
号ｆｒと帰還信号ｆｐの周波数が同一となってＶＣＯ４
の出力信号Ｖｏｕｔがロックされる。
設定信号ｆｒの周波数を３０ＭＨｚとするとともに分周
器２の分周比を１０とすると、その分周器２から位相比
較器３へ３ Ｍ Ｈｚの出力信号が出力され、位相比較
器３の出″力信号に基づいてＶＣＯ４から１２ＭＨｚの
出力信号Ｖｏｕｔが出力され、前記分周器５の分周比が
４に設定されていると位相比較器３へ入力される設定信
号ｆｒと帰還信号ｆｐの周波数が同一となってＶＣＯ４
の出力信号Ｖｏｕｔがロックされる。
前記ＬＰＦ７の出力信号は信号遅延回路９にも出力され
ている。その信号遅延回路９は前記ＶＣＯ４と同一サイ
ズの３段のインバータ８ｇ〜８１を直列に接続して構成
され、各インバータ８ｇ〜８１にＬＰＦ７の出力信号が
電源として供給されるとともに、初段のインバータ８ｇ
のゲートに入力信号ＶｉＤが入力され、終段のインバー
タ８１から出力信号ＶｏＤが出力される。
ている。その信号遅延回路９は前記ＶＣＯ４と同一サイ
ズの３段のインバータ８ｇ〜８１を直列に接続して構成
され、各インバータ８ｇ〜８１にＬＰＦ７の出力信号が
電源として供給されるとともに、初段のインバータ８ｇ
のゲートに入力信号ＶｉＤが入力され、終段のインバー
タ８１から出力信号ＶｏＤが出力される。
さて、上記のように構成されたＰＬＬシンセサイザ回路
では例えば上記のようにＶＣＯ４の出力信号Ｖｏｕｔが
１２ＭＨｚである場合にはその出力信号Ｖｏｕｔの周期
は約８３．３ｎｓｅｃとなるので、インバータ８ａ〜８
ｇの一個当たりの遅延時間は約１３．９ｎｓｅｃとなる
。従って、ＶＣＯ４と同一サイズで形成されるとともに
同一電源が供給されている信号遅延回路９では入力信号
ＶｉＤに対する出力信号ＶｏＤの遅延時間は約４１．７
ｎｓｅｃとなり、ＶＣＯ４の出力信号Ｖｏｕｔが１２Ｍ
Ｈｚにロックされている状態ではこの遅延時間は一定に
維持される。
では例えば上記のようにＶＣＯ４の出力信号Ｖｏｕｔが
１２ＭＨｚである場合にはその出力信号Ｖｏｕｔの周期
は約８３．３ｎｓｅｃとなるので、インバータ８ａ〜８
ｇの一個当たりの遅延時間は約１３．９ｎｓｅｃとなる
。従って、ＶＣＯ４と同一サイズで形成されるとともに
同一電源が供給されている信号遅延回路９では入力信号
ＶｉＤに対する出力信号ＶｏＤの遅延時間は約４１．７
ｎｓｅｃとなり、ＶＣＯ４の出力信号Ｖｏｕｔが１２Ｍ
Ｈｚにロックされている状態ではこの遅延時間は一定に
維持される。
また、遅延時間を変更する場合には分周器２゜５の分周
比を適宜に変更してＬＰＦ７の出力電圧を変更すればよ
い。
比を適宜に変更してＬＰＦ７の出力電圧を変更すればよ
い。
従って、この信号遅延回路９ではその動作中に温度変化
や電源電圧の変動が発生してもＬＰＦ７の出力電圧がロ
ックされるので、設定された遅延時間を確実に得ること
ができるとともに、信号遅延回路９を構成するインバー
タ８ｇ〜８１はＶＣ０４を構成するインバータ８ａ〜８
ｆと同一プロセスで形成することによりＶＣＯ４と信号
遅延回路９との各インバータ８ａ〜８１はそのパラメー
タが一致して所期の遅延時間を確実に得ることができる
。
や電源電圧の変動が発生してもＬＰＦ７の出力電圧がロ
ックされるので、設定された遅延時間を確実に得ること
ができるとともに、信号遅延回路９を構成するインバー
タ８ｇ〜８１はＶＣ０４を構成するインバータ８ａ〜８
ｆと同一プロセスで形成することによりＶＣＯ４と信号
遅延回路９との各インバータ８ａ〜８１はそのパラメー
タが一致して所期の遅延時間を確実に得ることができる
。
以上詳述したように、この発明はＰＬＬシンセサイザ回
路を含む半導体集積回路において、正確な遅延時間を確
実に得ることが可能な信号遅延回路を提供することがで
きる優れた効果を発揮する。
路を含む半導体集積回路において、正確な遅延時間を確
実に得ることが可能な信号遅延回路を提供することがで
きる優れた効果を発揮する。
６はチャージポンプ、
７は低域フィルタ、
８はインバータ、
９は信号遅延回路、
Ｖｏｕｔは出力信号、
ｆｒは設定信号、
ｆｐは帰還信号である。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示す回路図である。
図中、
３は位相検出器、
４は電圧制御発振器、
５は分周器、
Claims (1)
- １、予め設定される設定信号（ｆｒ）と電圧制御発振器
（４）の出力信号（Ｖｏｕｔ）を分周器（５）で分周し
た帰還信号（ｆｐ）との周波数及び位相差に基づいて位
相検出器（３）から出力される位相差信号をチャージポ
ンプ（６）及び低域フィルタ（７）で直流電圧に変換し
て電圧制御発振器（４）に出力し、その直流電圧に応じ
た周波数の出力信号（Ｖｏｕｔ）を電圧制御発振器（４
）から出力する位相固定回路と、電圧制御発振器（４）
を構成するインバータと同一パラメータのインバータ（
８）を複数段接続し、該インバータ（８）には前記ロー
パスフィルタ（７）から出力される直流電圧を電源とし
て供給される信号遅延回路（９）とを具備したことを特
徴とする入力信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231521A JPH04115625A (ja) | 1990-08-31 | 1990-08-31 | 入力信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231521A JPH04115625A (ja) | 1990-08-31 | 1990-08-31 | 入力信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04115625A true JPH04115625A (ja) | 1992-04-16 |
Family
ID=16924790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231521A Pending JPH04115625A (ja) | 1990-08-31 | 1990-08-31 | 入力信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04115625A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007509589A (ja) * | 2003-10-23 | 2007-04-12 | フォームファクター， インコーポレイテッド | 制御された等しい遅延時間を有する分離バッファ |
-
1990
- 1990-08-31 JP JP2231521A patent/JPH04115625A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007509589A (ja) * | 2003-10-23 | 2007-04-12 | フォームファクター， インコーポレイテッド | 制御された等しい遅延時間を有する分離バッファ |
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