JPS6187416A - 遅延装置 - Google Patents
遅延装置Info
- Publication number
- JPS6187416A JPS6187416A JP59197470A JP19747084A JPS6187416A JP S6187416 A JPS6187416 A JP S6187416A JP 59197470 A JP59197470 A JP 59197470A JP 19747084 A JP19747084 A JP 19747084A JP S6187416 A JPS6187416 A JP S6187416A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- output
- ring oscillator
- fluctuation
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に用いられる単安定マルチバイブレー
タ回路に関する。
タ回路に関する。
従来の悠−回路に用いられる単安定マルチバイブレータ
回路は、抵抗、コンデンサによる時定数を利用し、一定
パルス幅を得ようとするものであった。
回路は、抵抗、コンデンサによる時定数を利用し、一定
パルス幅を得ようとするものであった。
しかし前述の従来技術では、出力パルス幅が、抵抗、コ
ンデンサの精度、あるいは電源電圧、温度の変動、集積
回路の回路しきい値のバラツキの影響により変動する問
題点を有する。
ンデンサの精度、あるいは電源電圧、温度の変動、集積
回路の回路しきい値のバラツキの影響により変動する問
題点を有する。
そこで本発明は、このような問題点を解決する為のもの
で、その目的とするところは、電源電圧、温度の変動、
あるいは回路素子の特性のバラツキによる出力パルス幅
の変動を、極力弁えた単安定マルチバイブレータ回路を
提供することにあるＣ ＋ｇｔ、題点を解決する為の手
段〕本発明の単安定マルチバイブレータ回路は、基準周
波数のクロックを入力とする位相比較器、低域フィルタ
、リングオシレータを基本構成とする電圧制御発振器と
からなる７工−ズロツクループ回路と、該電圧制御発振
器と同様の回路構成から成り、遅延量を該低域フィルタ
の出力電圧で補正する遅延回路とを有することを特徴と
する。
で、その目的とするところは、電源電圧、温度の変動、
あるいは回路素子の特性のバラツキによる出力パルス幅
の変動を、極力弁えた単安定マルチバイブレータ回路を
提供することにあるＣ ＋ｇｔ、題点を解決する為の手
段〕本発明の単安定マルチバイブレータ回路は、基準周
波数のクロックを入力とする位相比較器、低域フィルタ
、リングオシレータを基本構成とする電圧制御発振器と
からなる７工−ズロツクループ回路と、該電圧制御発振
器と同様の回路構成から成り、遅延量を該低域フィルタ
の出力電圧で補正する遅延回路とを有することを特徴と
する。
本発明の上記の構成によれば、７工−ズロツクループ回
路は、基準周波数（以下これをｆｏ とする）の入力ク
ロックと同期をとるように動作する為、電圧制御発振器
の発振周波数（以下これをｆマ００とする〕もｆｏ・に
等しくなる。従って電圧制御発振器を構成するＮ段のリ
ングオシレータの１段当りの遅延量１ｏは となる。
路は、基準周波数（以下これをｆｏ とする）の入力ク
ロックと同期をとるように動作する為、電圧制御発振器
の発振周波数（以下これをｆマ００とする〕もｆｏ・に
等しくなる。従って電圧制御発振器を構成するＮ段のリ
ングオシレータの１段当りの遅延量１ｏは となる。
またフェーズロックループの特徴として、電源ｅ ’に
圧、温度の変動９回路しきい値のバラツキが存在し石も
、ｆｏが一定であればｆマＯｏは電圧制御発振器の制御
電圧、つまり低域フィルタの出力電圧を補正してｆｏを
保つ。従って上記ｔ。は不変である。ここで電圧制御発
振器を構成するリングオシレータの各段インバータと全
くその構成を同じくするインバータに信号を入力すると
、その出力の入力に対する遅延４１１ｔｄは として与えられる。上記の遅延回路を用いることにより
、安定したパルス幅出力を有する単安定マルチバイブレ
ータが実現できる。 ・ 〔実施例〕 第１図は本発明の実施例におけるブロック図を示す。図
中１は位相比較器、２は低域フィルタ、５はリングオシ
レータ構成の電圧制御発振器であり、これらによりフェ
ーズロックループが構成される。４は電圧制御発振器を
構成するリングオシレータの基本となるインバータ回路
と同一のインバータ回路による遅延時間を利用した遅延
回路、５はアンド回路である。
圧、温度の変動９回路しきい値のバラツキが存在し石も
、ｆｏが一定であればｆマＯｏは電圧制御発振器の制御
電圧、つまり低域フィルタの出力電圧を補正してｆｏを
保つ。従って上記ｔ。は不変である。ここで電圧制御発
振器を構成するリングオシレータの各段インバータと全
くその構成を同じくするインバータに信号を入力すると
、その出力の入力に対する遅延４１１ｔｄは として与えられる。上記の遅延回路を用いることにより
、安定したパルス幅出力を有する単安定マルチバイブレ
ータが実現できる。 ・ 〔実施例〕 第１図は本発明の実施例におけるブロック図を示す。図
中１は位相比較器、２は低域フィルタ、５はリングオシ
レータ構成の電圧制御発振器であり、これらによりフェ
ーズロックループが構成される。４は電圧制御発振器を
構成するリングオシレータの基本となるインバータ回路
と同一のインバータ回路による遅延時間を利用した遅延
回路、５はアンド回路である。
７工−ズロツクループ回路は、低域フィルタ２の出力電
圧ＶＯＮＴを補正しながら、電圧制御発振器４の出力信
号ｆマ００と位相比較Ｍ１への入力信号１０との同期を
とるよう動作する。従って常にｆマ００はｆ。と等しく
一定を保つから、電圧制御発振器を構成するリングオシ
レータのインバータ回路の一段当りの遅延量も一定であ
り、その値は（５，１）式で与えられる。
圧ＶＯＮＴを補正しながら、電圧制御発振器４の出力信
号ｆマ００と位相比較Ｍ１への入力信号１０との同期を
とるよう動作する。従って常にｆマ００はｆ。と等しく
一定を保つから、電圧制御発振器を構成するリングオシ
レータのインバータ回路の一段当りの遅延量も一定であ
り、その値は（５，１）式で与えられる。
一方遅延回路は上記電圧制御発振器のリングオシレータ
の基本となるインバータ回路と同一のものを用いており
、従って、ＶＯＮＴによりその遅延量は（３，２）式を
満足するように常に一定に補正されることになる。
の基本となるインバータ回路と同一のものを用いており
、従って、ＶＯＮＴによりその遅延量は（３，２）式を
満足するように常に一定に補正されることになる。
集積回路上では電圧制御発振器のリングオシレータの基
本となるインバータ回路と遅延回路におけるインバータ
回路との特性を同一とすることは、各々の回路を隣接し
て配置するだけで良く容易である。
本となるインバータ回路と遅延回路におけるインバータ
回路との特性を同一とすることは、各々の回路を隣接し
て配置するだけで良く容易である。
第２図は本発明における電圧制御発振器の一実施例であ
り、トランジスタＴｒ、〜Ｔｒ４は低域フィルタの出力
過圧ＶＯＮＴを ｖｏ Ｄ−ＶＡ ＝ ＶＢ −・・・・・（，５、
５）の関係を保ち変換して出力し、リングオシレータ部
のＴ ｒ ６〜Ｔ ｒ ？ 、 Ｔ、 ｒ ＠ 〜Ｔ
ｒ １（１は（Ｖｎ。
り、トランジスタＴｒ、〜Ｔｒ４は低域フィルタの出力
過圧ＶＯＮＴを ｖｏ Ｄ−ＶＡ ＝ ＶＢ −・・・・・（，５、
５）の関係を保ち変換して出力し、リングオシレータ部
のＴ ｒ ６〜Ｔ ｒ ？ 、 Ｔ、 ｒ ＠ 〜Ｔ
ｒ １（１は（Ｖｎ。
−Ｖ Ａ ）あるいはＶＢによって定まる電流源として
働き、この電流源でリングオシレータの各段インバータ
回路の負荷を充放電し、電圧制御発振器の発振周波数ｆ
マ００を決めている。
働き、この電流源でリングオシレータの各段インバータ
回路の負荷を充放電し、電圧制御発振器の発振周波数ｆ
マ００を決めている。
第６図は遅延回路の一実施例であり、各トランジスタは
、例えばＴｒｌｌは第２図におけるＴｒ。
、例えばＴｒｌｌは第２図におけるＴｒ。
と同一とするというように、全て第２図に示した電圧制
御発振器におけるトランジスタと同一とする。本実施例
はθｄを入力信号とし、θｄを出力信号とするインバー
タ回路一段の遅延による遅延回路であり、′電源電圧、
温度の変動や回路素子のバラツキによる遅延量ｔｄのず
れをＶＯＮＴの電圧で補正している。
御発振器におけるトランジスタと同一とする。本実施例
はθｄを入力信号とし、θｄを出力信号とするインバー
タ回路一段の遅延による遅延回路であり、′電源電圧、
温度の変動や回路素子のバラツキによる遅延量ｔｄのず
れをＶＯＮＴの電圧で補正している。
遅延量は基準周波数ｆｏ＝１１圧制御発振器を構成する
リングオシレータの段数Ｎ１あるいは遅延回路のインバ
ータ回路の段数により任意に設定できることはいうまで
もない。
リングオシレータの段数Ｎ１あるいは遅延回路のインバ
ータ回路の段数により任意に設定できることはいうまで
もない。
以上説明したように本発明によれば、電源、温度の変動
あるいは回路素子のバラツキにより出力パルス幅が変動
することなく、また従来集積回路の外部に必要とした時
定数設定用の抵抗、コンデンサを不要とした単安定マル
チバイプレータラ提供で、きる。
あるいは回路素子のバラツキにより出力パルス幅が変動
することなく、また従来集積回路の外部に必要とした時
定数設定用の抵抗、コンデンサを不要とした単安定マル
チバイプレータラ提供で、きる。
第１図は本発明の単安定マルチバイブレータの実施例を
示すブロック図であり、図中１は位相比較器、２は低域
フィルタ、５は電圧制御発振器、４は遅延回路、５はア
ンド回路、θｔは入力信号、θ０は出力信号であり、第
２図は本発明における上記′電圧制御発振器の一実施例
を示す図、第３図は本発明における上記遅延回路の一実
施例を示す図であり、θｔは入力信号、θｄはその遅延
出力信号である。 以 上
示すブロック図であり、図中１は位相比較器、２は低域
フィルタ、５は電圧制御発振器、４は遅延回路、５はア
ンド回路、θｔは入力信号、θ０は出力信号であり、第
２図は本発明における上記′電圧制御発振器の一実施例
を示す図、第３図は本発明における上記遅延回路の一実
施例を示す図であり、θｔは入力信号、θｄはその遅延
出力信号である。 以 上
Claims (1)
- 基準周波数のクロックを入力とする位相比較器、低域フ
ィルタ、リングオシレータを基本構成とする電圧制御発
振器とからなるフェーズロックループ回路と、該電圧制
御発振器と同様の回路構成の遅延回路とから成り、該遅
延回路の遅延量を該低域フィルタの出力電圧で補正する
ことを特徴とする単安定マルチバイブレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197470A JPH0697732B2 (ja) | 1984-09-20 | 1984-09-20 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197470A JPH0697732B2 (ja) | 1984-09-20 | 1984-09-20 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187416A true JPS6187416A (ja) | 1986-05-02 |
| JPH0697732B2 JPH0697732B2 (ja) | 1994-11-30 |
Family
ID=16375019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197470A Expired - Lifetime JPH0697732B2 (ja) | 1984-09-20 | 1984-09-20 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697732B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384311A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 遅延装置 |
| US4968074A (en) * | 1987-12-22 | 1990-11-06 | Ohi Seisakusho Co., Ltd. | Automatic door latching system |
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| JPH0724090A (ja) * | 1993-07-06 | 1995-01-27 | Yamaha Corp | ゴルフ用クラブ |
| US5646562A (en) * | 1993-07-21 | 1997-07-08 | Seiko Epson Corporation | Phase synchronization circuit, one-shot pulse generating circuit and signal processing system |
| US6198415B1 (en) | 1998-08-04 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Serial-to-parallel converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4854843A (ja) * | 1971-11-09 | 1973-08-01 |
-
1984
- 1984-09-20 JP JP59197470A patent/JPH0697732B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4854843A (ja) * | 1971-11-09 | 1973-08-01 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384311A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 遅延装置 |
| JPH0573289B2 (ja) * | 1986-09-29 | 1993-10-14 | Toshiba Kk | |
| US4968074A (en) * | 1987-12-22 | 1990-11-06 | Ohi Seisakusho Co., Ltd. | Automatic door latching system |
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| JPH0724090A (ja) * | 1993-07-06 | 1995-01-27 | Yamaha Corp | ゴルフ用クラブ |
| US5646562A (en) * | 1993-07-21 | 1997-07-08 | Seiko Epson Corporation | Phase synchronization circuit, one-shot pulse generating circuit and signal processing system |
| US6198415B1 (en) | 1998-08-04 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Serial-to-parallel converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697732B2 (ja) | 1994-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |