JPH0697732B2 - 遅延装置 - Google Patents
遅延装置Info
- Publication number
- JPH0697732B2 JPH0697732B2 JP59197470A JP19747084A JPH0697732B2 JP H0697732 B2 JPH0697732 B2 JP H0697732B2 JP 59197470 A JP59197470 A JP 59197470A JP 19747084 A JP19747084 A JP 19747084A JP H0697732 B2 JPH0697732 B2 JP H0697732B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- delay
- inverter
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に用いられる遅延装置に関する。
従来の集積回路に用いられる遅延装置は、抵抗，コンデ
ンサによる時定数を利用し、一定遅延量を得ようとする
ものであった。
ンサによる時定数を利用し、一定遅延量を得ようとする
ものであった。
しかし前述の従来技術では、出力遅延量が、抵抗，コン
デンサの精度、あるいは電源電圧，温度の変動，集積回
路の回路しきい値のバラツキの影響により変動する問題
点を有する。
デンサの精度、あるいは電源電圧，温度の変動，集積回
路の回路しきい値のバラツキの影響により変動する問題
点を有する。
そこで本発明は、このような問題点を解決する為のもの
で、その目的とするところは、電源電圧，温度の変動、
あるいは回路素子の特性のバラツキによる出力遅延量の
変動を、極力押えた遅延装置を提供することにある。
で、その目的とするところは、電源電圧，温度の変動、
あるいは回路素子の特性のバラツキによる出力遅延量の
変動を、極力押えた遅延装置を提供することにある。
本発明の遅延装置は、第１の信号反転回路を複数カスケ
ード接続し、制御信号により発振周波数が制御されるリ
ングオシレータを有する電圧制御発振器と、被比較信号
の位相と前記電圧制御発振器の発振により得られる信号
の位相とを比較する位相比較器と、前記位相比較器の出
力に基づいて前記制御信号を出力し、前記電圧制御発振
器及び前記位相比較器と共にフェーズロックループ回路
を形成するフィルタと、前記信号反転回路と同一回路構
成の第２の信号反転回路を備える遅延回路とを備え、該
遅延回路は、前記制御信号に基づき信号遅延量が制御さ
れ、前記第２の信号反転回路に入力される入力信号を、
前記信号遅延量に応じて遅延出力することを特徴とす
る。
ード接続し、制御信号により発振周波数が制御されるリ
ングオシレータを有する電圧制御発振器と、被比較信号
の位相と前記電圧制御発振器の発振により得られる信号
の位相とを比較する位相比較器と、前記位相比較器の出
力に基づいて前記制御信号を出力し、前記電圧制御発振
器及び前記位相比較器と共にフェーズロックループ回路
を形成するフィルタと、前記信号反転回路と同一回路構
成の第２の信号反転回路を備える遅延回路とを備え、該
遅延回路は、前記制御信号に基づき信号遅延量が制御さ
れ、前記第２の信号反転回路に入力される入力信号を、
前記信号遅延量に応じて遅延出力することを特徴とす
る。
また、前記第１及び第２の信号反転回路は、インバータ
と、前記インバータの電流通路に直列接続され、前記制
御信号に基づいて導通抵抗が制御されるスイッチング素
子とを有することを特徴とする。
と、前記インバータの電流通路に直列接続され、前記制
御信号に基づいて導通抵抗が制御されるスイッチング素
子とを有することを特徴とする。
さらに、前記第１及び第２の信号反転回路に設けられた
前記インバータはCMOS構成であることを特徴とする。
前記インバータはCMOS構成であることを特徴とする。
本発明の上記の構成によれば、フエーズクロックループ
回路は、被比較周波数（以下これを０とする）の入力
クロックと同期をとるように動作する為、電圧制御発振
器の発振周波数（以下これをVCOに等しくなる。従っ
て電圧制御発振器を構成するＮ段のリングオシレータの
１段当りの遅延量t0は となる。
回路は、被比較周波数（以下これを０とする）の入力
クロックと同期をとるように動作する為、電圧制御発振
器の発振周波数（以下これをVCOに等しくなる。従っ
て電圧制御発振器を構成するＮ段のリングオシレータの
１段当りの遅延量t0は となる。
またフエーズロックループの特徴として、電源，電圧，
温度の変動，回路しきい値のバラツキが存在しても、
０が一定であればVCOは電圧制御発振器の制御電圧、
つまり低域フイルタの出力電圧を補正して０を保つ。
従って上記t0は不変である。ここで電圧制御発振器を構
成するリングオシレータの各段信号反転回路と同じ特性
の信号反転回路に信号を入力すると、その出力の入力に
対する遅延量tdは として与えられる。上記の遅延回路を用いることによ
り、安定した遅延量を有する遅延装置が実現できる。
温度の変動，回路しきい値のバラツキが存在しても、
０が一定であればVCOは電圧制御発振器の制御電圧、
つまり低域フイルタの出力電圧を補正して０を保つ。
従って上記t0は不変である。ここで電圧制御発振器を構
成するリングオシレータの各段信号反転回路と同じ特性
の信号反転回路に信号を入力すると、その出力の入力に
対する遅延量tdは として与えられる。上記の遅延回路を用いることによ
り、安定した遅延量を有する遅延装置が実現できる。
第１図は本発明の実施例におけるブロック図を示す。図
中１は位相比較器、２は低域フイルタ、３はリングオシ
レータ構成の電圧制御発振器であり、これらによりフエ
ーズロックループが構成される。４は電圧制御発振器を
構成するリングオシレータの基本となるインバータ回路
と同一のインバータ回路による遅延時間を利用した遅延
回路、５はアンド回路である。
中１は位相比較器、２は低域フイルタ、３はリングオシ
レータ構成の電圧制御発振器であり、これらによりフエ
ーズロックループが構成される。４は電圧制御発振器を
構成するリングオシレータの基本となるインバータ回路
と同一のインバータ回路による遅延時間を利用した遅延
回路、５はアンド回路である。
フエーズロックループ回路は、低域フイルタ２の出力電
圧VCNTを補正しながら、電圧制御発振器４の出力信号
VCOと位相比較器１への入力信号０との同期をとるよ
うに動作する。従って常にVCOは０と等しく一定を
保つから、電圧制御発振器を構成するリングオシレータ
のインバータ回路の一段当りの遅延量も一定であり、そ
の値は（3.1）式で与えられる。
圧VCNTを補正しながら、電圧制御発振器４の出力信号
VCOと位相比較器１への入力信号０との同期をとるよ
うに動作する。従って常にVCOは０と等しく一定を
保つから、電圧制御発振器を構成するリングオシレータ
のインバータ回路の一段当りの遅延量も一定であり、そ
の値は（3.1）式で与えられる。
一方遅延回路は上記電圧制御発振器のリングオシレート
の基本となるインバータ回路と同一のものを用いてお
り、従って、VCNTによりその遅延量は（3.2）式を満足
するように常に一定に補正されることになる。
の基本となるインバータ回路と同一のものを用いてお
り、従って、VCNTによりその遅延量は（3.2）式を満足
するように常に一定に補正されることになる。
集積回路上では電圧制御発振器のリングオシレータの基
本となるインバータ回路と遅延回路におけるインバータ
回路との特性を同一とすることは、各々の回路を隣接し
て配置するだけで良く容易である。
本となるインバータ回路と遅延回路におけるインバータ
回路との特性を同一とすることは、各々の回路を隣接し
て配置するだけで良く容易である。
また、第１図のように、本実施例の遅延装置の出力と入
力信号とにアンド５を接続すると単安定マルチバイブレ
ータに応用することができる。
力信号とにアンド５を接続すると単安定マルチバイブレ
ータに応用することができる。
第２図は本発明における電圧制御発振器の一実施例であ
り、トランジスタTr1〜Tr4は低域フイルタの出力電圧V
CNTを VDD−VA＝VB ……（3.3） の関係を保ち変換して出力し、リングオシレータ部のTr
5〜Tr7,Tr8〜Tr10は（VDD−VA）あるいはVBによって定
まる電流源として働き、この電流源でリングオシレータ
の各段インバータ回路の負荷を充放電し、電圧制御発振
器の発振周波数VCOを求めている。
り、トランジスタTr1〜Tr4は低域フイルタの出力電圧V
CNTを VDD−VA＝VB ……（3.3） の関係を保ち変換して出力し、リングオシレータ部のTr
5〜Tr7,Tr8〜Tr10は（VDD−VA）あるいはVBによって定
まる電流源として働き、この電流源でリングオシレータ
の各段インバータ回路の負荷を充放電し、電圧制御発振
器の発振周波数VCOを求めている。
第３図は遅延回路の一実施例であり、Tr5〜Tr10及び点
線の枠で囲ったインバータ回路とからなる遅延手段を有
してしている。各トランジスタは、例えばTr11は第２図
におけるTr1と同一とするというように、全て第２図に
示した電圧制御発振器におけるトランジスタと同一とす
る。本実施例θａを入力信号とし、θｄを出力信号とす
るインバータ回路一段の遅延による遅延回路であり、電
源電圧，温度の変動や回路素子のバラツキによる遅延量
tdのずれをVCNTの電圧補正している。もちろん、必要に
応じて、二段目のインバータから出力信号を出力するこ
とにより、インバータ回路二段の遅延による遅延回路と
することもできる。
線の枠で囲ったインバータ回路とからなる遅延手段を有
してしている。各トランジスタは、例えばTr11は第２図
におけるTr1と同一とするというように、全て第２図に
示した電圧制御発振器におけるトランジスタと同一とす
る。本実施例θａを入力信号とし、θｄを出力信号とす
るインバータ回路一段の遅延による遅延回路であり、電
源電圧，温度の変動や回路素子のバラツキによる遅延量
tdのずれをVCNTの電圧補正している。もちろん、必要に
応じて、二段目のインバータから出力信号を出力するこ
とにより、インバータ回路二段の遅延による遅延回路と
することもできる。
リングオシレータの段数と遅延回路のインバータの段数
は同じでなくてもよく、遅延量は被比較周波数0,電圧
制御発振器を構成するリングオシレータの段数Ｎ、ある
いは遅延回路のインバータ回路の段数により任意に設定
できることはいうまでもない。
は同じでなくてもよく、遅延量は被比較周波数0,電圧
制御発振器を構成するリングオシレータの段数Ｎ、ある
いは遅延回路のインバータ回路の段数により任意に設定
できることはいうまでもない。
〔発明の効果〕 以上説明したように本発明によれば、電源，温度の変動
あるいは回路素子のバラツキにより遅延量が変動するこ
となく、また従来集積回路の外部に必要とした時定数設
定用の抵抗，コンデンサを不要とした遅延装置を提供で
きる。
あるいは回路素子のバラツキにより遅延量が変動するこ
となく、また従来集積回路の外部に必要とした時定数設
定用の抵抗，コンデンサを不要とした遅延装置を提供で
きる。
第１図は本発明の遅延装置の実施例を示すブロック図で
あり、図中１は位相比較器、２は低域フイルタ、３は電
圧制御発振器、４は遅延回路、５はアンド回路、θｉは
入力信号、θ０は出力信号であり、第２図は本発明にお
ける上記電圧制御発振器の一実施例を示す図、第３図は
本発明における上記遅延回路の一実施例を示す図であ
り、θｉは入力信号、θｄはその遅延出力信号である。
あり、図中１は位相比較器、２は低域フイルタ、３は電
圧制御発振器、４は遅延回路、５はアンド回路、θｉは
入力信号、θ０は出力信号であり、第２図は本発明にお
ける上記電圧制御発振器の一実施例を示す図、第３図は
本発明における上記遅延回路の一実施例を示す図であ
り、θｉは入力信号、θｄはその遅延出力信号である。
Claims (3)
- 【請求項１】第１の信号反転回路を複数カスケード接続
し、制御信号により発振周波数が制御されるリングオシ
レータを有する電圧制御発振器と、 被比較信号の位相と前記電圧制御発振器の発振により得
られる信号の位相とを比較する位相比較器と、 前記位相比較器の出力に基づいて前記制御信号を出力
し、前記電圧制御発振器及び前記位相比較器と共にフェ
ーズロックループ回路を形成するフィルタと、 前記信号反転回路と同一回路構成の第２の信号反転回路
を備える遅延回路とを備え、 該遅延回路は、前記制御信号に基づき信号遅延量が制御
され、前記第２の信号反転回路に入力される入力信号
を、前記信号遅延量に応じて遅延出力することを特徴と
する遅延装置。 - 【請求項２】前記第１及び第２の信号反転回路は、イン
バータと、前記インバータの電流通路に直列接続され、
前記制御信号に基づいて導通抵抗が制御されるスイッチ
ング素子とを有することを特徴とする特許請求の範囲第
１項記載の遅延装置。 - 【請求項３】前記第１及び第２の信号反転回路に設けら
れた前記インバータはCMOS構成であることを特徴とする
特許請求の範囲第２項記載の遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197470A JPH0697732B2 (ja) | 1984-09-20 | 1984-09-20 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197470A JPH0697732B2 (ja) | 1984-09-20 | 1984-09-20 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187416A JPS6187416A (ja) | 1986-05-02 |
| JPH0697732B2 true JPH0697732B2 (ja) | 1994-11-30 |
Family
ID=16375019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197470A Expired - Lifetime JPH0697732B2 (ja) | 1984-09-20 | 1984-09-20 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697732B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6384311A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 遅延装置 |
| EP0321958B1 (en) * | 1987-12-22 | 1993-11-18 | Ohi Seisakusho Co., Ltd. | Automatic door latching system |
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| JPH0724090A (ja) * | 1993-07-06 | 1995-01-27 | Yamaha Corp | ゴルフ用クラブ |
| US5646562A (en) * | 1993-07-21 | 1997-07-08 | Seiko Epson Corporation | Phase synchronization circuit, one-shot pulse generating circuit and signal processing system |
| US6198415B1 (en) | 1998-08-04 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Serial-to-parallel converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4854843A (ja) * | 1971-11-09 | 1973-08-01 |
-
1984
- 1984-09-20 JP JP59197470A patent/JPH0697732B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6187416A (ja) | 1986-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |