JP3081718B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ（Phase Locked L
oop ）回路に関し、特に集積回路中に用いられるＰＬＬ
回路に関する。
oop ）回路に関し、特に集積回路中に用いられるＰＬＬ
回路に関する。
【０００２】
【従来の技術】近年、集積回路の動作速度が高速化され
てきているが、これに伴って集積回路内の内部クロック
の外部クロックに対する遅延が目立つようになってい
る。このため、集積回路中には、内部クロックの位相と
外部クロックの位相との位相差を検出してこれらの位相
差が一致するように内部クロックの位相を制御するＰＬ
Ｌ回路が用いられている。
てきているが、これに伴って集積回路内の内部クロック
の外部クロックに対する遅延が目立つようになってい
る。このため、集積回路中には、内部クロックの位相と
外部クロックの位相との位相差を検出してこれらの位相
差が一致するように内部クロックの位相を制御するＰＬ
Ｌ回路が用いられている。
【０００３】図１５は、 IEEE Journal of Solid-State
Circuits, VOL SC-22, No.2, APRIL 1987, “Design o
f PLL-Based Clock Generation Circuits ”（ DEOG-KY
OONJEONG 他）に示されたＰＬＬ回路のブロック図であ
る。同図に示すように、従来のＰＬＬ回路１は、位相比
較器２と、ループフィルタ３と、電圧制御発振器（ＶＣ
Ｏ；Voltage Controlled Oscillator ）４とから構成さ
れている。
Circuits, VOL SC-22, No.2, APRIL 1987, “Design o
f PLL-Based Clock Generation Circuits ”（ DEOG-KY
OONJEONG 他）に示されたＰＬＬ回路のブロック図であ
る。同図に示すように、従来のＰＬＬ回路１は、位相比
較器２と、ループフィルタ３と、電圧制御発振器（ＶＣ
Ｏ；Voltage Controlled Oscillator ）４とから構成さ
れている。
【０００４】この位相比較器２の終段には、ｐ−ＭＯＳ
トランジスタＱ1 とｎ−ＭＯＳトランジスタＱ2 とが直
列接続されてなるチャージポンプ５が、電源端子６と接
地端子７との間に接続されている。この位相比較器２
は、外部クロックなどの基準信号Ｒと、電圧制御発振器
４により出力される出力信号Ｖとを比較し、基準信号Ｒ
の位相よりも出力信号Ｖの位相の方が遅れているときは
ｐ−ＭＯＳトランジスタＱ1 をその位相差に相当する時
間だけオンにし、他方、基準信号Ｒの位相よりも出力信
号Ｖの位相の方が進んでいるときはｎ−ＭＯＳトランジ
スタＱ2 をその位相差に相当する時間だけオンにするこ
とによって、これらＭＯＳトランジスタＱ 1 ，Ｑ2 が互
いに接続されている部分の電位を位相差信号Ｄとして出
力するものである。
トランジスタＱ1 とｎ−ＭＯＳトランジスタＱ2 とが直
列接続されてなるチャージポンプ５が、電源端子６と接
地端子７との間に接続されている。この位相比較器２
は、外部クロックなどの基準信号Ｒと、電圧制御発振器
４により出力される出力信号Ｖとを比較し、基準信号Ｒ
の位相よりも出力信号Ｖの位相の方が遅れているときは
ｐ−ＭＯＳトランジスタＱ1 をその位相差に相当する時
間だけオンにし、他方、基準信号Ｒの位相よりも出力信
号Ｖの位相の方が進んでいるときはｎ−ＭＯＳトランジ
スタＱ2 をその位相差に相当する時間だけオンにするこ
とによって、これらＭＯＳトランジスタＱ 1 ，Ｑ2 が互
いに接続されている部分の電位を位相差信号Ｄとして出
力するものである。
【０００５】また、ループフィルタ３は、位相差信号Ｄ
に含まれる低周波成分だけを透過させ、これを制御信号
Ｍとして出力するもので、２つの抵抗器Ｒ3 ，Ｒ4 と１
つのコンデンサＣとから構成されている。このような構
成のループフィルタ３は、一般にラグリードフィルタと
呼ばれている。
に含まれる低周波成分だけを透過させ、これを制御信号
Ｍとして出力するもので、２つの抵抗器Ｒ3 ，Ｒ4 と１
つのコンデンサＣとから構成されている。このような構
成のループフィルタ３は、一般にラグリードフィルタと
呼ばれている。
【０００６】さらに、電圧制御発振器４は、制御信号Ｍ
の電位に対応した周波数の信号を発生させ、これを出力
信号Ｖとして出力するものである。なお、この出力信号
ＶはＰＬＬ回路１の外部に出力されるとともに、位相比
較器２にフィードバックされている。
の電位に対応した周波数の信号を発生させ、これを出力
信号Ｖとして出力するものである。なお、この出力信号
ＶはＰＬＬ回路１の外部に出力されるとともに、位相比
較器２にフィードバックされている。
【０００７】このようなＰＬＬ回路１は、たとえば集積
回路中にモノリシックに形成されて用いられるもので、
外部クロックなどが基準信号Ｒとして入力され、この基
準信号Ｒの位相に一致するように、出力信号Ｖの位相が
制御され、この制御された出力信号Ｖが集積回路内の内
部クロックなどとして使用される。
回路中にモノリシックに形成されて用いられるもので、
外部クロックなどが基準信号Ｒとして入力され、この基
準信号Ｒの位相に一致するように、出力信号Ｖの位相が
制御され、この制御された出力信号Ｖが集積回路内の内
部クロックなどとして使用される。
【０００８】
【発明が解決しようとする課題】しかし、このＰＬＬ回
路５では、基準信号Ｒの位相と出力信号Ｖの位相とが一
致してロック状態になったとき、位相比較器２のチャー
ジポンプ５を構成する２つのＭＯＳトランジスタＱ1 ，
Ｑ2 のいずれもがオフになり、ループフィルタ３の入力
端子はフローティング状態になる。このようなフローテ
ィングノードには、他のノードから寄生容量などを介し
てノイズが加わる可能性が高く、その結果、電圧制御発
振器４の入力端子にノイズが伝わって出力信号Ｖのジッ
タ特性などが悪化するという問題があった。
路５では、基準信号Ｒの位相と出力信号Ｖの位相とが一
致してロック状態になったとき、位相比較器２のチャー
ジポンプ５を構成する２つのＭＯＳトランジスタＱ1 ，
Ｑ2 のいずれもがオフになり、ループフィルタ３の入力
端子はフローティング状態になる。このようなフローテ
ィングノードには、他のノードから寄生容量などを介し
てノイズが加わる可能性が高く、その結果、電圧制御発
振器４の入力端子にノイズが伝わって出力信号Ｖのジッ
タ特性などが悪化するという問題があった。
【０００９】本発明はこのような問題を解消するために
なされたもので、ノイズの影響を受けにくく、ジッタの
少ない出力信号を得ることができるＰＬＬ回路を提供す
ることを目的とする。
なされたもので、ノイズの影響を受けにくく、ジッタの
少ない出力信号を得ることができるＰＬＬ回路を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明に従ったＰＬＬ回
路は、基準信号と出力信号とを比較し、これらの信号の
位相差に関する信号を位相差信号として出力する位相比
較手段と、上記位相差信号に含まれる主として低周波成
分を透過し、これを制御信号として出力するフィルタ手
段と、上記制御信号の電位に対応した周波数の信号を発
生させ、これを上記出力信号として出力する電圧制御発
振手段と、上記制御信号が出力されるフィルタ手段の出
力端子と２つの異なる電位とのそれぞれの間に接続され
た第１の抵抗体および第２の抵抗体とを備えている。上
記２つの異なる電位が投入されているときは常時上記第
１および第２の抵抗体を介して上記２つの異なる電位と
上記フィルタ手段の出力端子とがそれぞれ導通してい
る。
路は、基準信号と出力信号とを比較し、これらの信号の
位相差に関する信号を位相差信号として出力する位相比
較手段と、上記位相差信号に含まれる主として低周波成
分を透過し、これを制御信号として出力するフィルタ手
段と、上記制御信号の電位に対応した周波数の信号を発
生させ、これを上記出力信号として出力する電圧制御発
振手段と、上記制御信号が出力されるフィルタ手段の出
力端子と２つの異なる電位とのそれぞれの間に接続され
た第１の抵抗体および第２の抵抗体とを備えている。上
記２つの異なる電位が投入されているときは常時上記第
１および第２の抵抗体を介して上記２つの異なる電位と
上記フィルタ手段の出力端子とがそれぞれ導通してい
る。
【００１１】上記位相比較手段が互いに異なる一定電位
の間に直列に接続された２つのスイッチング素子を含
み、かつ、上記基準信号と出力信号とを比較し、その基
準信号の位相よりも出力信号の位相の方が遅れていると
きは上記スイッチング素子の一方をその位相差に相当す
る時間だけオンにし、他方、その基準信号の位相よりも
出力信号の位相の方が進んでいるときは当該他方のスイ
ッチング素子をその位相差に相当する時間だけオンに
し、上記スイッチング素子が互いに接続されている部分
の電位を上記位相差信号として出力するように構成され
ている。
の間に直列に接続された２つのスイッチング素子を含
み、かつ、上記基準信号と出力信号とを比較し、その基
準信号の位相よりも出力信号の位相の方が遅れていると
きは上記スイッチング素子の一方をその位相差に相当す
る時間だけオンにし、他方、その基準信号の位相よりも
出力信号の位相の方が進んでいるときは当該他方のスイ
ッチング素子をその位相差に相当する時間だけオンに
し、上記スイッチング素子が互いに接続されている部分
の電位を上記位相差信号として出力するように構成され
ている。
【００１２】
【００１３】好ましくは、上記ＰＬＬ回路は、上記抵抗
体が接続されている、上記フィルタ手段の出力端子と２
つの異なる電位との間のいずれか一方に、制御端子を備
えたスイッチング素子を介在させている。
体が接続されている、上記フィルタ手段の出力端子と２
つの異なる電位との間のいずれか一方に、制御端子を備
えたスイッチング素子を介在させている。
【００１４】
【作用】上記ＰＬＬ回路によれば、フィルタ手段の出力
端子と２つの異なる電位とのそれぞれの間に接続された
２つの抵抗体によって、フィルタ手段の出力インピーダ
ンスが低下させられている。これにより、基準信号の周
波数と出力信号の周波数とが一致し、基準信号の位相と
出力信号の位相とが概ね一致してロック状態になって、
フィルタ手段の入力端子がフローティング状態になった
ときでも、ノイズの影響を受けにくく、出力信号に含ま
れるジッタは低減される。
端子と２つの異なる電位とのそれぞれの間に接続された
２つの抵抗体によって、フィルタ手段の出力インピーダ
ンスが低下させられている。これにより、基準信号の周
波数と出力信号の周波数とが一致し、基準信号の位相と
出力信号の位相とが概ね一致してロック状態になって、
フィルタ手段の入力端子がフローティング状態になった
ときでも、ノイズの影響を受けにくく、出力信号に含ま
れるジッタは低減される。
【００１５】
【００１６】好ましくは、フィルタ手段の出力端子と２
つの異なる電位との間のいずれか一方に、抵抗体だけで
なくスイッチング素子をも介在させたので、そのスイッ
チング素子の制御端子を所望の電位に変化させることに
よって、第１の抵抗体および第２の抵抗体が互いに接続
されている部分の電位は任意に変化させられる。このた
め、ロック状態になったときにフィルタ手段により出力
される制御信号の電位が予め推定できない場合であって
も、出力信号の周波数を基準信号の周波数と完全に一致
させ、出力信号の位相を基準信号の位相とほぼ一致させ
ることができる。
つの異なる電位との間のいずれか一方に、抵抗体だけで
なくスイッチング素子をも介在させたので、そのスイッ
チング素子の制御端子を所望の電位に変化させることに
よって、第１の抵抗体および第２の抵抗体が互いに接続
されている部分の電位は任意に変化させられる。このた
め、ロック状態になったときにフィルタ手段により出力
される制御信号の電位が予め推定できない場合であって
も、出力信号の周波数を基準信号の周波数と完全に一致
させ、出力信号の位相を基準信号の位相とほぼ一致させ
ることができる。
【００１７】
【実施例】次に、本発明に従ったＰＬＬ回路の実施例に
ついて図面を参照して詳しく説明する。
ついて図面を参照して詳しく説明する。
【００１８】図１は、本発明に従ったＰＬＬ回路の一実
施例を示すブロック図である。同図に示すように、この
ＰＬＬ回路８は、位相比較器２と、ループフィルタ３
と、電圧制御発振器４とを備え、さらに、制御信号Ｍが
出力されるループフィルタ３の出力端子９と電源端子１
０および接地端子１１とのそれぞれの間に、第１の抵抗
体としての抵抗器Ｒ1 および第２の抵抗体としての抵抗
器Ｒ2 が接続されて構成されている。
施例を示すブロック図である。同図に示すように、この
ＰＬＬ回路８は、位相比較器２と、ループフィルタ３
と、電圧制御発振器４とを備え、さらに、制御信号Ｍが
出力されるループフィルタ３の出力端子９と電源端子１
０および接地端子１１とのそれぞれの間に、第１の抵抗
体としての抵抗器Ｒ1 および第２の抵抗体としての抵抗
器Ｒ2 が接続されて構成されている。
【００１９】図２は、位相比較器２の内部構成を示す回
路図である。同図に示すように、位相比較器２の終段に
は、ｐ−ＭＯＳトランジスタＱ1 とｎ−ＭＯＳトランジ
スタＱ2 が直列接続されてなるチャージポンプ５が、電
源端子６と接地端子７との間に接続されている。この位
相比較器２は、外部クロックなどの基準信号Ｒと、電圧
制御発振器４により出力される出力信号Ｖとを比較し、
基準信号Ｒの位相よりも出力信号Ｖの位相の方が遅れて
いるときはｐ−ＭＯＳトランジスタＱ1 をその位相差に
相当する時間だけオンにし、他方、基準信号Ｒの位相よ
りも出力信号Ｖの位相の方が進んでいるときはｎ−ＭＯ
ＳトランジスタＱ2 をその位相差に相当する時間だけオ
ンにすることによって、これらＭＯＳトランジスタ
Ｑ1 ，Ｑ2 が互いに接続されている部分の電位を位相差
信号Ｄとして出力する位相比較手段である。
路図である。同図に示すように、位相比較器２の終段に
は、ｐ−ＭＯＳトランジスタＱ1 とｎ−ＭＯＳトランジ
スタＱ2 が直列接続されてなるチャージポンプ５が、電
源端子６と接地端子７との間に接続されている。この位
相比較器２は、外部クロックなどの基準信号Ｒと、電圧
制御発振器４により出力される出力信号Ｖとを比較し、
基準信号Ｒの位相よりも出力信号Ｖの位相の方が遅れて
いるときはｐ−ＭＯＳトランジスタＱ1 をその位相差に
相当する時間だけオンにし、他方、基準信号Ｒの位相よ
りも出力信号Ｖの位相の方が進んでいるときはｎ−ＭＯ
ＳトランジスタＱ2 をその位相差に相当する時間だけオ
ンにすることによって、これらＭＯＳトランジスタ
Ｑ1 ，Ｑ2 が互いに接続されている部分の電位を位相差
信号Ｄとして出力する位相比較手段である。
【００２０】図３は、ループフィルタ３の内部構成を示
す回路図である。同図に示すように、ループフィルタ３
は、その入力端子１２と出力端子９との間に抵抗器Ｒ3
が接続され、さらにその出力端子９が抵抗器Ｒ4 とコン
デンサＣとを介して接地端子１３に接続されて構成さ
れ、いわゆるラグリードフィルタとなっている。このル
ープフィルタ３は、位相差信号Ｄに含まれる主として低
周波成分を透過し、これを制御信号Ｍとして出力するフ
ィルタ手段である。
す回路図である。同図に示すように、ループフィルタ３
は、その入力端子１２と出力端子９との間に抵抗器Ｒ3
が接続され、さらにその出力端子９が抵抗器Ｒ4 とコン
デンサＣとを介して接地端子１３に接続されて構成さ
れ、いわゆるラグリードフィルタとなっている。このル
ープフィルタ３は、位相差信号Ｄに含まれる主として低
周波成分を透過し、これを制御信号Ｍとして出力するフ
ィルタ手段である。
【００２１】図４は、電圧制御発振器４の内部構成を示
す回路図である。この電圧制御発振器４は、制御信号Ｍ
の電位に対応した周波数の信号を発生させ、これを出力
信号Ｖとして出力する電圧制御発振手段である。なお、
この出力信号ＶはＰＬＬ回路８の外部に出力されるとと
もに、位相比較器２にフィードバックされている。
す回路図である。この電圧制御発振器４は、制御信号Ｍ
の電位に対応した周波数の信号を発生させ、これを出力
信号Ｖとして出力する電圧制御発振手段である。なお、
この出力信号ＶはＰＬＬ回路８の外部に出力されるとと
もに、位相比較器２にフィードバックされている。
【００２２】次に、このＰＬＬ回路８の動作について説
明する。まず、図５（ａ）に示すような一定周波数の基
準信号Ｒと、図５（ｂ）に示すような電圧制御発振器４
により出力される出力信号Ｖとが位相比較器２に入力さ
れ、この位相比較器２により基準信号Ｒと出力信号Ｖと
が比較される。そして、基準信号Ｒの位相よりも出力信
号Ｖの位相の方が遅れているときはｐ−ＭＯＳトランジ
スタＱ1 がその位相差に相当する時間だけオンにされ、
他方、基準信号Ｒの位相よりも出力信号Ｖの位相の方が
進んでいるときはｎ−ＭＯＳトランジスタＱ2 がその位
相差に相当する時間だけオンにされる。この例では、基
準信号Ｒの位相よりも出力信号Ｖの位相の方が遅れてい
るので、ｐ−ＭＯＳトランジスタＱ 1 の方がその位相差
に相当する時間だけオンにされる。これにより、ＭＯＳ
トランジスタＱ1 ，Ｑ2 が互いに接続されている部分の
電位はハイレベルになり、この電位が位相差信号Ｄとし
て出力される。
明する。まず、図５（ａ）に示すような一定周波数の基
準信号Ｒと、図５（ｂ）に示すような電圧制御発振器４
により出力される出力信号Ｖとが位相比較器２に入力さ
れ、この位相比較器２により基準信号Ｒと出力信号Ｖと
が比較される。そして、基準信号Ｒの位相よりも出力信
号Ｖの位相の方が遅れているときはｐ−ＭＯＳトランジ
スタＱ1 がその位相差に相当する時間だけオンにされ、
他方、基準信号Ｒの位相よりも出力信号Ｖの位相の方が
進んでいるときはｎ−ＭＯＳトランジスタＱ2 がその位
相差に相当する時間だけオンにされる。この例では、基
準信号Ｒの位相よりも出力信号Ｖの位相の方が遅れてい
るので、ｐ−ＭＯＳトランジスタＱ 1 の方がその位相差
に相当する時間だけオンにされる。これにより、ＭＯＳ
トランジスタＱ1 ，Ｑ2 が互いに接続されている部分の
電位はハイレベルになり、この電位が位相差信号Ｄとし
て出力される。
【００２３】次いで、この位相差信号Ｄはループフィル
タ３に入力され、このループフィルタ３によって位相差
信号Ｄに含まれる低周波成分だけが透過され、これが制
御信号Ｍとして出力される。また、このループフィルタ
３は抵抗器とコンデンサとから構成される積分回路でも
あり、このループフィルタ３に入力された位相差信号Ｄ
は所定の時定数に従って積分され、これが制御信号Ｍと
して出力されることになる。したがって、位相差信号Ｄ
がハイレベルになっている時間が長いほど、制御信号Ｍ
の電位は高くなる。
タ３に入力され、このループフィルタ３によって位相差
信号Ｄに含まれる低周波成分だけが透過され、これが制
御信号Ｍとして出力される。また、このループフィルタ
３は抵抗器とコンデンサとから構成される積分回路でも
あり、このループフィルタ３に入力された位相差信号Ｄ
は所定の時定数に従って積分され、これが制御信号Ｍと
して出力されることになる。したがって、位相差信号Ｄ
がハイレベルになっている時間が長いほど、制御信号Ｍ
の電位は高くなる。
【００２４】次に、この制御信号Ｍは電圧制御発振器４
に入力され、この電圧制御発振器４によって制御信号Ｍ
の電位に対応した周波数の信号が発生させられ、これが
出力信号Ｍとして外部に出力されるとともに、位相比較
器２にフィードバックされる。
に入力され、この電圧制御発振器４によって制御信号Ｍ
の電位に対応した周波数の信号が発生させられ、これが
出力信号Ｍとして外部に出力されるとともに、位相比較
器２にフィードバックされる。
【００２５】このような動作が繰り返されることによっ
て、出力信号Ｖの周波数は、図５（ｂ）に示すように、
徐々に高くなって基準信号Ｒの周波数に近づいていく。
そして最終的に、出力信号Ｖの位相および周波数は基準
信号Ｒの位相および周波数に一致させられ、いわゆるロ
ック状態になる。図５（ｃ）は、このような過程で制御
信号Ｍの電位が変化する様子を表わしたグラフで、ロッ
ク状態における制御信号Ｍの電位はＭlockになってい
る。なお、ロック状態になったときには、位相比較器２
のチャージポンプ５を構成する２つのＭＯＳトランジス
タは双方ともにオフになり、ループフィルタ３の入力端
子１２はフローティング状態になる。
て、出力信号Ｖの周波数は、図５（ｂ）に示すように、
徐々に高くなって基準信号Ｒの周波数に近づいていく。
そして最終的に、出力信号Ｖの位相および周波数は基準
信号Ｒの位相および周波数に一致させられ、いわゆるロ
ック状態になる。図５（ｃ）は、このような過程で制御
信号Ｍの電位が変化する様子を表わしたグラフで、ロッ
ク状態における制御信号Ｍの電位はＭlockになってい
る。なお、ロック状態になったときには、位相比較器２
のチャージポンプ５を構成する２つのＭＯＳトランジス
タは双方ともにオフになり、ループフィルタ３の入力端
子１２はフローティング状態になる。
【００２６】ところで、このループフィルタ３の出力端
子９には第１の抵抗器Ｒ1 と第２の抵抗器Ｒ2 とが接続
され、さらに電源端子１０と接地端子１１とに接続され
ているため、ループフィルタ３の出力インピーダンスは
低下させられている。このため、ループフィルタ３の入
力端子１２がフローティング状態であるにもかかわら
ず、ノイズの影響を受けにくくなっている。
子９には第１の抵抗器Ｒ1 と第２の抵抗器Ｒ2 とが接続
され、さらに電源端子１０と接地端子１１とに接続され
ているため、ループフィルタ３の出力インピーダンスは
低下させられている。このため、ループフィルタ３の入
力端子１２がフローティング状態であるにもかかわら
ず、ノイズの影響を受けにくくなっている。
【００２７】また、本実施例では、第１の抵抗器Ｒ1 お
よび第２の抵抗器Ｒ2 の値は、これらが互いに接続され
た部分の抵抗分割による電位と、ロック状態における制
御信号Ｍの電位Ｍlockとが同じになるように設定されて
いる。すなわち、第１の抵抗Ｒ1 および第２の抵抗Ｒ2
の値は、電源端子１０の電圧をＶDDとすると、次式の関
係を満たすように予め設定されている。
よび第２の抵抗器Ｒ2 の値は、これらが互いに接続され
た部分の抵抗分割による電位と、ロック状態における制
御信号Ｍの電位Ｍlockとが同じになるように設定されて
いる。すなわち、第１の抵抗Ｒ1 および第２の抵抗Ｒ2
の値は、電源端子１０の電圧をＶDDとすると、次式の関
係を満たすように予め設定されている。
【００２８】ＶDD・Ｒ2 ／（Ｒ1 ＋Ｒ2 ）＝Ｍ lock これにより、ロック状態においては、ループフィルタ３
の出力端子９に接続された第１の抵抗器Ｒ1 および第２
の抵抗器Ｒ2 の影響は仮想的になくなり、基準信号Ｒの
位相と出力信号Ｖの位相とがズレて、オフセットが生じ
ることもない。
の出力端子９に接続された第１の抵抗器Ｒ1 および第２
の抵抗器Ｒ2 の影響は仮想的になくなり、基準信号Ｒの
位相と出力信号Ｖの位相とがズレて、オフセットが生じ
ることもない。
【００２９】また、第１の抵抗器Ｒ1 および第２の抵抗
器Ｒ2 の値は、ループフィルタ３の出力インピーダンス
よりも高めである、たとえば数ＫΩ〜数百ＫΩに設定さ
れていて、基準信号Ｒなどの微小な位相変動に対して
は、ループフィルタ３により出力される制御信号Ｍが十
分な影響力を持つようになっている。このため、制御信
号Ｍが最初からＭlookに完全に固定されてしまうなど、
ＰＬＬ回路８の主たる動作に重大な影響を及ぼすことは
ない。逆に、ループフィルタ３の出力端子９の電位はあ
る程度は固定されることにもなるので、出力信号Ｖに含
まれるジッタは低減されることになる。
器Ｒ2 の値は、ループフィルタ３の出力インピーダンス
よりも高めである、たとえば数ＫΩ〜数百ＫΩに設定さ
れていて、基準信号Ｒなどの微小な位相変動に対して
は、ループフィルタ３により出力される制御信号Ｍが十
分な影響力を持つようになっている。このため、制御信
号Ｍが最初からＭlookに完全に固定されてしまうなど、
ＰＬＬ回路８の主たる動作に重大な影響を及ぼすことは
ない。逆に、ループフィルタ３の出力端子９の電位はあ
る程度は固定されることにもなるので、出力信号Ｖに含
まれるジッタは低減されることになる。
【００３０】このように、本発明に従ったＰＬＬ回路８
は、ループフィルタ３の出力端子９と、電源端子１０お
よび接地端子１１のそれぞれの間に、第１の抵抗器Ｒ1
および第２の抵抗器Ｒ2 とが接続されているため、ロッ
ク状態になったときでもノイズの影響を受けにくく、出
力信号Ｖに含まれるジッタも低減されることになる。ま
た、第１の抵抗器Ｒ1 および第２の抵抗器Ｒ2 が接続さ
れた部分の電位が、ロック状態における制御信号Ｍの電
位Ｍlockと同じになるように、第１の抵抗器Ｒ 1 および
第２の抵抗器Ｒ2 の値が設定されているため、オフセッ
トが生じることもないなど、優れた効果を奏する。
は、ループフィルタ３の出力端子９と、電源端子１０お
よび接地端子１１のそれぞれの間に、第１の抵抗器Ｒ1
および第２の抵抗器Ｒ2 とが接続されているため、ロッ
ク状態になったときでもノイズの影響を受けにくく、出
力信号Ｖに含まれるジッタも低減されることになる。ま
た、第１の抵抗器Ｒ1 および第２の抵抗器Ｒ2 が接続さ
れた部分の電位が、ロック状態における制御信号Ｍの電
位Ｍlockと同じになるように、第１の抵抗器Ｒ 1 および
第２の抵抗器Ｒ2 の値が設定されているため、オフセッ
トが生じることもないなど、優れた効果を奏する。
【００３１】以上、本発明に従ったＰＬＬ回路の一実施
例について詳述したが、本発明は上述した実施例に限定
されることなく、その他の態様でも実施し得るものであ
る。
例について詳述したが、本発明は上述した実施例に限定
されることなく、その他の態様でも実施し得るものであ
る。
【００３２】たとえば上述したＰＬＬ回路８において
は、基準信号Ｒの周波数が既知で、ロック状態における
制御信号Ｍの電位Ｍｌｏｃｋが推定でき、第１の抵抗器
Ｒ1 および第２の抵抗器Ｒ2 の組を最適に設定すること
ができるが、基準信号Ｒの周波数が未知の場合は、第１
の抵抗器Ｒ1 および第２の抵抗器Ｒ2 の抵抗分割による
電位ＶDD・Ｒ2 ／（Ｒ1 ＋Ｒ2 ）と、ロック状態におけ
る制御信号Ｍの電位Ｍlockとの差の分だけ、出力信号Ｖ
の位相および周波数にオフセットが生じてしまうことが
ある。
は、基準信号Ｒの周波数が既知で、ロック状態における
制御信号Ｍの電位Ｍｌｏｃｋが推定でき、第１の抵抗器
Ｒ1 および第２の抵抗器Ｒ2 の組を最適に設定すること
ができるが、基準信号Ｒの周波数が未知の場合は、第１
の抵抗器Ｒ1 および第２の抵抗器Ｒ2 の抵抗分割による
電位ＶDD・Ｒ2 ／（Ｒ1 ＋Ｒ2 ）と、ロック状態におけ
る制御信号Ｍの電位Ｍlockとの差の分だけ、出力信号Ｖ
の位相および周波数にオフセットが生じてしまうことが
ある。
【００３３】図６は、このような問題を解消するための
もので、本発明に従ったＰＬＬ回路の他の実施例を示す
ブロック図である。同図に示すように、ループフィルタ
３の出力端子９と電源端子１０との間に第１の抵抗器Ｒ
5 およびｎ−ＭＯＳトランジスタＱ3 が接続されている
とともに、この出力端子９と接地端子１１との間に第２
の抵抗器Ｒ6 が接続されている。また、このｎ−ＭＯＳ
トランジスタＱ3 の制御端子であるゲート電極は、外部
から所望の電位に制御できるようになっている。このた
め、ｎ−ＭＯＳトランジスタＱ3 のゲート電極を所望の
電位に制御すれば、第１の抵抗器Ｒ5 および第２の抵抗
器Ｒ6 との接続部の電位を任意に変化させることができ
るので、オフセットが生じることはなく、しかもノイズ
およびジッタを低減することができる。
もので、本発明に従ったＰＬＬ回路の他の実施例を示す
ブロック図である。同図に示すように、ループフィルタ
３の出力端子９と電源端子１０との間に第１の抵抗器Ｒ
5 およびｎ−ＭＯＳトランジスタＱ3 が接続されている
とともに、この出力端子９と接地端子１１との間に第２
の抵抗器Ｒ6 が接続されている。また、このｎ−ＭＯＳ
トランジスタＱ3 の制御端子であるゲート電極は、外部
から所望の電位に制御できるようになっている。このた
め、ｎ−ＭＯＳトランジスタＱ3 のゲート電極を所望の
電位に制御すれば、第１の抵抗器Ｒ5 および第２の抵抗
器Ｒ6 との接続部の電位を任意に変化させることができ
るので、オフセットが生じることはなく、しかもノイズ
およびジッタを低減することができる。
【００３４】なお図７に示すように、ｎ−ＭＯＳトラン
ジスタＱ3 は第１の抵抗器Ｒ5 とループフィルタ３の出
力端子９との間に接続されていてもよく、あるいは図８
に示すように、第２の抵抗器Ｒ6 と接地端子１１との間
に接続されていてもよい。さらには図９に示すように、
ループフィルタ３の出力端子９と第２の抵抗器Ｒ6 との
間に接続されていてもよい。
ジスタＱ3 は第１の抵抗器Ｒ5 とループフィルタ３の出
力端子９との間に接続されていてもよく、あるいは図８
に示すように、第２の抵抗器Ｒ6 と接地端子１１との間
に接続されていてもよい。さらには図９に示すように、
ループフィルタ３の出力端子９と第２の抵抗器Ｒ6 との
間に接続されていてもよい。
【００３５】これらの実施例から明らかなように、ｎ−
ＭＯＳトランジスタＱ3 はループフィルタ３の出力端子
９と電源端子１０と接続端子との間のいずれかの位置に
接続されていればよい。すなわち、ループフィルタ３の
出力端子９と２つの異なる電位とのいずれか一方に、ｎ
−ＭＯＳトランジスタＱ3 を介在させればよいのであ
る。
ＭＯＳトランジスタＱ3 はループフィルタ３の出力端子
９と電源端子１０と接続端子との間のいずれかの位置に
接続されていればよい。すなわち、ループフィルタ３の
出力端子９と２つの異なる電位とのいずれか一方に、ｎ
−ＭＯＳトランジスタＱ3 を介在させればよいのであ
る。
【００３６】なお、このｎ−ＭＯＳトランジスタＱ3 の
代わりに通常のバイポーラトランジスタを接続してもよ
く、この場合はベース電極が制御端子となる。また、こ
れら制御端子の電位を調整することによって、故意にオ
フセットを生じさせることも可能である。
代わりに通常のバイポーラトランジスタを接続してもよ
く、この場合はベース電極が制御端子となる。また、こ
れら制御端子の電位を調整することによって、故意にオ
フセットを生じさせることも可能である。
【００３７】また図１０に示すように、ループフィルタ
３の出力端子９に第２の抵抗器Ｒ8を接続して接地端子
１１に接続するとともに、このループフィルタ３の出力
端子９に第１の抵抗器Ｒ7 を接続し、この第１の抵抗器
Ｒ7 の出力端子９に接続されていない側を外部に引出し
ておいてもよい。この場合、引出した端子１３を所望の
電位に制御すれば、第１の抵抗器Ｒ7 と第２の抵抗器Ｒ
8 との接続部の電位を任意に変化させることができる。
３の出力端子９に第２の抵抗器Ｒ8を接続して接地端子
１１に接続するとともに、このループフィルタ３の出力
端子９に第１の抵抗器Ｒ7 を接続し、この第１の抵抗器
Ｒ7 の出力端子９に接続されていない側を外部に引出し
ておいてもよい。この場合、引出した端子１３を所望の
電位に制御すれば、第１の抵抗器Ｒ7 と第２の抵抗器Ｒ
8 との接続部の電位を任意に変化させることができる。
【００３８】また図１１に示すように、ループフィルタ
４の出力端子９に第２の抵抗器Ｒ9を接続して接地端子
１１に接続するとともに、このループフィルタ３の出力
端子９に可変抵抗器ＶＲを接続して電源端子１０に接続
してもよい。この場合は、可変抵抗器ＶＲを任意に制御
することによって、第１の抵抗体としての可変抵抗器Ｖ
Ｒと第２の抵抗体としての抵抗器Ｒ9 との接続部の電位
を任意に変化させることができる。なお、現状ではこの
可変抵抗器ＶＲをモノシリックに形成することは不可能
であるため、集積回路の外部に設ける必要がある。
４の出力端子９に第２の抵抗器Ｒ9を接続して接地端子
１１に接続するとともに、このループフィルタ３の出力
端子９に可変抵抗器ＶＲを接続して電源端子１０に接続
してもよい。この場合は、可変抵抗器ＶＲを任意に制御
することによって、第１の抵抗体としての可変抵抗器Ｖ
Ｒと第２の抵抗体としての抵抗器Ｒ9 との接続部の電位
を任意に変化させることができる。なお、現状ではこの
可変抵抗器ＶＲをモノシリックに形成することは不可能
であるため、集積回路の外部に設ける必要がある。
【００３９】また図１２に示すように、ループフィルタ
３の出力端子９に第１の抵抗器Ｒ10を接続して電源端子
１０に接続するとともに、第２の抵抗器Ｒ11を接続し、
この第２の抵抗器Ｒ11の出力端子９に接続されていない
側を外部に引出しておいてもよい。
３の出力端子９に第１の抵抗器Ｒ10を接続して電源端子
１０に接続するとともに、第２の抵抗器Ｒ11を接続し、
この第２の抵抗器Ｒ11の出力端子９に接続されていない
側を外部に引出しておいてもよい。
【００４０】さらに図示は省略するが、上述した実施例
における接地端子１１に代えて、ある一定電位にされた
端子にしてもよい。要するに、第１の抵抗器および第２
の抵抗器は、ループフィルタの出力端子９と、２つの異
なる電位とのそれぞれの間に接続されていればよい。
における接地端子１１に代えて、ある一定電位にされた
端子にしてもよい。要するに、第１の抵抗器および第２
の抵抗器は、ループフィルタの出力端子９と、２つの異
なる電位とのそれぞれの間に接続されていればよい。
【００４１】一方、図１３に示すように、ループフィル
タ１４は１つの抵抗Ｒ12と１つのコンデンサＣ2 とから
構成された、いわゆるラグフィルタでもよい。また図１
４に示すように、ループフィルタは演算増幅器を利用し
た積分回路により構成された、いわゆるアクティブＲＣ
フィルタでもよい。
タ１４は１つの抵抗Ｒ12と１つのコンデンサＣ2 とから
構成された、いわゆるラグフィルタでもよい。また図１
４に示すように、ループフィルタは演算増幅器を利用し
た積分回路により構成された、いわゆるアクティブＲＣ
フィルタでもよい。
【００４２】さらに、これまでの実施例では、抵抗体と
して抵抗器を用いているが、トランジスタなどのスイッ
チング素子がオンにされたときのオン抵抗を用いてもよ
い。すなわち、ここにいう抵抗体とは、抵抗器だけでは
なく、スイッチング素子などのオン抵抗をも含む概念で
ある。
して抵抗器を用いているが、トランジスタなどのスイッ
チング素子がオンにされたときのオン抵抗を用いてもよ
い。すなわち、ここにいう抵抗体とは、抵抗器だけでは
なく、スイッチング素子などのオン抵抗をも含む概念で
ある。
【００４３】
【発明の効果】以上のように、本発明に従ったＰＬＬ回
路は、フィルタ手段の出力端子と２つの異なる電位との
それぞれの間に、第１の抵抗体および第２の抵抗体が接
続されているため、基準信号の位相と出力信号の位相と
が概ね一致してロック状態になったときでも、ノイズの
影響を受けにくく、しかもジッタの少ない出力信号を得
ることができる。
路は、フィルタ手段の出力端子と２つの異なる電位との
それぞれの間に、第１の抵抗体および第２の抵抗体が接
続されているため、基準信号の位相と出力信号の位相と
が概ね一致してロック状態になったときでも、ノイズの
影響を受けにくく、しかもジッタの少ない出力信号を得
ることができる。
【００４４】
【００４５】好ましくは、フィルタ手段の出力端子と２
つの異なる電位とのいずれか一方に、抵抗体の他に、制
御端子を備えたスイッチング素子を介在させたため、ロ
ック状態になったときの制御信号の電位が予め推定でき
ない場合であっても、出力信号の位相を基準信号の位相
とほぼ一致させることができる。
つの異なる電位とのいずれか一方に、抵抗体の他に、制
御端子を備えたスイッチング素子を介在させたため、ロ
ック状態になったときの制御信号の電位が予め推定でき
ない場合であっても、出力信号の位相を基準信号の位相
とほぼ一致させることができる。
【図１】本発明に従ったＰＬＬ回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１に示した位相比較器の内部構成を示す回路
図である。
図である。
【図３】図１に示したループフィルタ３の内部構成を示
す回路図である。
す回路図である。
【図４】図１に示した電圧制御発振器の内部構成を示す
回路図である。
回路図である。
【図５】図１に示したＰＬＬ回路の動作を説明するため
の図であり、（ａ）は位相比較器に入力される基準信号
を表わすグラフで、（ｂ）は電圧制御発振器により出力
され、位相比較器に入力される出力信号を表わすグラフ
で、（ｃ）はループフィルタにより出力される制御信号
の電位の変化を表わすグラフである。
の図であり、（ａ）は位相比較器に入力される基準信号
を表わすグラフで、（ｂ）は電圧制御発振器により出力
され、位相比較器に入力される出力信号を表わすグラフ
で、（ｃ）はループフィルタにより出力される制御信号
の電位の変化を表わすグラフである。
【図６】本発明に従ったＰＬＬ回路の他の実施例を示す
ブロック図である。
ブロック図である。
【図７】本発明に従ったＰＬＬ回路のさらに他の実施例
を示すブロック図である。
を示すブロック図である。
【図８】本発明に従ったＰＬＬ回路のさらに他の実施例
を示すブロック図である。
を示すブロック図である。
【図９】本発明に従ったＰＬＬ回路のさらに他の実施例
を示すブロック図である。
を示すブロック図である。
【図１０】本発明に従ったＰＬＬ回路のさらに他の実施
例を示すブロック図である。
例を示すブロック図である。
【図１１】本発明に従ったＰＬＬ回路のさらに他の実施
例を示すブロック図である。
例を示すブロック図である。
【図１２】本発明に従ったＰＬＬ回路のさらに他の実施
例を示すブロック図である。
例を示すブロック図である。
【図１３】本発明に従ったＰＬＬ回路を構成するループ
フィルタのさらに他の実施例を示す回路図である。
フィルタのさらに他の実施例を示す回路図である。
【図１４】本発明に従ったＰＬＬ回路を構成するループ
フィルタのさらに他の実施例を示す回路図である。
フィルタのさらに他の実施例を示す回路図である。
【図１５】従来のＰＬＬ回路を示すブロック図である。
２ 位相比較器 ３，１４，１５ ループフィルタ ４ 電圧制御発振器 ８ ＰＬＬ回路 Ｒ 基準信号 Ｖ 出力信号 Ｄ 位相差信号 Ｍ 制御信号 Ｒ1 ，Ｒ5 ，Ｒ7 ，Ｒ10，ＶＲ 第１の抵抗器 Ｒ2 ，Ｒ6 ，Ｒ8 ，Ｒ9 ，Ｒ11 第２の抵抗器 Ｑ1 ｐ−ＭＯＳトランジスタ Ｑ2 ，Ｑ3 ｎ−ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 基準信号と出力信号とを比較し、これら
の信号の位相差に関する信号を位相差信号として出力す
る位相比較手段と、 前記位相差信号に含まれる主として低周波成分を透過
し、これを制御信号として出力するフィルタ手段と、 前記制御信号の電位に対応した周波数の信号を発生さ
せ、これを前記出力信号として出力する電圧制御発振手
段と、 前記制御信号が出力されるフィルタ手段の出力端子と２
つの異なる電位とのそれぞれの間に接続された第１の抵
抗体および第２の抵抗体とを備え、 前記２つの異なる電位が投入されているときは常時前記
第１および第２の抵抗体を介して前記２つの異なる電位
と前記フィルタ手段の出力端子とがそれぞれ導通してお
り、 前記位相比較手段が互いに異なる一定電位の間に直列に
接続された２つのスイッチング素子を含み、かつ、前記
基準信号と出力信号とを比較し、その基準信号の位相よ
りも出力信号の位相の方が遅れているときは前記スイッ
チング素子の一方をその位相差に相当する時間だけオン
にし、他方、その基準信号の位相よりも出力信号の位相
の方が進んでいるときは当該他方のスイッチング素子を
その位相差に相当する時間だけオンにし、前記スイッチ
ング素子が互いに接続されている部分の電位を前記位相
差信号として出力するように構成されたことを特徴とす
るＰＬＬ回路。 - 【請求項２】 前記抵抗体が接続されている、前記フィ
ルタ手段の出力端子と２つの異なる電位との間のいずれ
か一方に、制御端子を備えたスイッチング素子を介在さ
せたことを特徴とする請求項１に記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04303795A JP3081718B2 (ja) | 1992-11-13 | 1992-11-13 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04303795A JP3081718B2 (ja) | 1992-11-13 | 1992-11-13 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152397A JPH06152397A (ja) | 1994-05-31 |
| JP3081718B2 true JP3081718B2 (ja) | 2000-08-28 |
Family
ID=17925392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04303795A Expired - Lifetime JP3081718B2 (ja) | 1992-11-13 | 1992-11-13 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3081718B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4598691B2 (ja) * | 2006-02-22 | 2010-12-15 | 富士通セミコンダクター株式会社 | Ｐｌｌ回路及び半導体装置 |
-
1992
- 1992-11-13 JP JP04303795A patent/JP3081718B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152397A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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