JP2002026694A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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Abstract
LL)に使用したときには同期引き込み時間が短い電圧
制御発振器(VCO)を提供する。 【解決手段】 縦続接続された3段のインバータ11〜
13からなる反転増幅回路の出力側と入力側の間は、制
御電圧CLTで導通状態が制御される帰還用のトランジ
スタ14で接続されている。このトランジスタ14に並
列に、帰還用の抵抗17を接続することにより、帰還回
路の合成抵抗の可変範囲を所定の範囲に限定することが
できる。これにより、PLLに使用したときには短時間
で同期引き込みを行うことが可能になる。また、帰還用
のトランジスタ14に変えて、接地電位GNDとの間に
負荷用のトランジスタと抵抗の直列回路を設ければ、最
高発振周波数を低減させることなく、所定の可変範囲を
有するVCOが得られる。
Description
発振周波数を制御することができる電圧制御発振器(以
下、「VCO」という)に関するものである。
図である。このVCOは、論理回路のクロック信号を生
成するためのリング発振方式のもので、縦続接続された
インバータ11,12,13を有している。インバータ
13の出力側は、ディプレッション型の電界効果トラン
ジスタ(FET)(以下、「DFET」という)14a
とエンハンスメント型のFET(以下、「EFET」と
いう)14bを並列に接続したトランスファゲート(以
下、「TG」という)14を介して、インバータ11の
入力側に接続されている。
15の入力側に接続され、この出力バッファ15の出力
側が出力端子16に接続されている。このVCOは、同
様に、縦続接続されたインバータ21,22,23を有
し、このインバータ23の出力側が、TG24を介して
インバータ21の入力側に接続されている。インバータ
22の出力側は、出力バッファ25を介して出力端子2
6に接続されている。
FETのゲートは、制御電圧CLTが与えられる制御端
子31に共通に接続されている。TG14,24の出力
側は、インバータ32a,32bで構成されるラッチ3
2で相互に接続されている。即ち、TG14の出力側は
インバータ32aを介してTG24の出力側に接続さ
れ、TG24の出力側はインバータ32bを介してTG
14の出力側に接続されている。ラッチ32は、インバ
ータ11〜13及びTG14で構成されるリング発振回
路と、インバータ21〜23及びTG24で構成される
リング発振回路の出力信号が逆極性になるように制御す
るものである。
13及びTG14で構成されるリング発振回路におい
て、そのループ遅延時間に応じた周波数で発振動作が行
われる。ループ遅延時間は、インバータ11〜13の遅
延時間とTG14の遅延時間の合計であるが、TG14
の遅延時間は制御端子31に与えられる制御電圧CLT
に応じて変化する。即ち、制御電圧CLTが低くなる
と、TG14のチャネル抵抗が大きくなって遅延時間が
増加し、発振周波数は低下する。逆に、制御電圧CLT
が高くなるとTG14のチャネル抵抗が小さくなって遅
延時間が減少し、発振周波数は上昇する。インバータ2
1〜23とTG24で構成されるリング発振回路におい
ても、制御電圧CLTによって同様に発振周波数が制御
される。これにより、比較的広い範囲で発振周波数を制
御することができる。
32を介して接続され、出力信号が相互に逆極性になる
ように制御される。そして、インバータ12の出力信号
の一部が、出力バッファ15を介して出力端子16から
発振信号QYとして出力される。また、インバータ22
の出力信号の一部が、出力バッファ25を介して出力端
子26から、発振信号QYとは逆極性の発振信号QNと
して出力される。
VCOでは、次のような課題があった。例えば、このV
COを使用して位相同期回路(以下、「PLL」とい
う)を構成する場合、固定させるべき周波数は決まって
いるので、従来のVCOの特徴といえる広い周波数制御
範囲が災いして、位相同期させるときの同期引き込み時
間が長くなるという課題があった。
やEFETの挿入損失とゲート容量のため、遅延時間が
大きくなり、発振周波数の上限が制約されるという課題
があった。
を解決し、高い発振周波数が得られ、PLLに使用した
ときには同期引き込み時間が短いVCOを提供するもの
である。
に、本発明の内の第1の発明は、VCOにおいて、奇数
個の反転増幅器が縦続接続された反転増幅回路と、前記
反転増幅回路の出力側と入力側の間に接続され、制御電
極に与えられる制御電圧に従って導通状態が制御される
帰還用のトランジスタと、前記反転増幅回路の出力側と
入力側の間に前記トランジスタと並列に接続された帰還
用の抵抗とを備えている。
を構成したので、次のような作用が行われる。奇数個の
反転増幅器で構成された反転増幅回路の出力信号は、制
御電圧に従って導通状態が制御される帰還用のトランジ
スタとこれに並列に接続された帰還用の抵抗を介して、
この反転増幅回路の入力側に帰還されて発振動作が行わ
れる。このとき、帰還用のトランジスタの導通状態によ
ってループ遅延時間が異なるので、制御電圧でこのトラ
ンジスタを制御することにより、発振周波数を制御する
ことができる。また、トランジスタに並列接続された抵
抗の値を適切に設定することにより、発振周波数の可変
範囲を所望の値にすることができる。
反転増幅器がリング状に接続され、そのループ遅延時間
に応じた周波数で発振を行うリング発振回路と、前記リ
ング発振回路を構成する反転増幅器の出力側と電源電位
または共通電位との間に接続され、制御電極に与えられ
る制御電圧に従って導通状態が制御される負荷用のトラ
ンジスタとを備えている。
のトランジスタに、負荷用の抵抗を直列に接続してい
る。
作用が行われる。奇数個の反転増幅器がリング状に接続
されたリング発振回路では、そのループ遅延時間に応じ
た周波数で発振動作が行われる。このとき、反転増幅器
の出力側と電源または共通電位との間に接続された負荷
用のトランジスタの負荷に応じて発振周波数が変化す
る。従って、負荷用のトランジスタの制御電極に与える
制御電圧を変えることによって負荷の大きさを制御し、
発振周波数を制御することができる。
明の第1の実施形態を示すVCOの回路図であり、図2
中の要素と共通の要素には共通の符号が付されている。
えば論理回路のクロック信号を生成するためのリング発
振方式のもので、縦続接続された奇数個(例えば、3
個)の反転増幅器(例えば、インバータ)11〜13か
らなる反転増幅回路を有している。インバータ13の出
力側は、帰還用のトランジスタ(例えば、DFET14
aとEFET14b)を並列に接続したTG14を介し
て、インバータ11の入力側に接続されている。このT
G14には、更に帰還用の抵抗17が並列に接続されて
いる。インバータ12の出力側には、縦続接続されたイ
ンバータ15a〜15cからなる出力バッファ15が接
続され、この出力バッファ15の出力側が出力端子16
に接続されている。
個のインバータ21〜23を有し、インバータ23の出
力側が、DFET24aとEFET24bを並列に接続
したTG24を介して、インバータ21の入力側に接続
されている。このTG24には、更に帰還用の抵抗27
が並列に接続されている。インバータ22の出力側に
は、縦続接続されたインバータ25a〜25cからなる
出力バッファ25が接続され、この出力バッファ25の
出力側が出力端子26に接続されている。
a,24a及びEFET14b,24bの制御電極(例
えば、ゲート)は、制御電圧CLTが与えられる制御端
子31に接続されている。また、TG14,24の出力
側は、2つのインバータ32a,32bで構成されたラ
ッチ32で相互に接続されている。即ち、TG14の出
力側には、インバータ32aの入力側が接続され、この
インバータ32aの出力側がTG24の出力側に接続さ
れている。また、TG24の出力側には、インバータ3
2bの入力側が接続され、このインバータ32bの出力
側がTG14の出力側に接続されている。ラッチ32
は、インバータ11〜13及びTG14で構成されるリ
ング発振回路と、インバータ21〜23及びTG24で
構成されるリング発振回路の出力信号を常に逆極性にな
るように制御するものである。尚、ここでは、高速動作
を行うために、回路素子としてGaAsMESFETが
使用されている。
インバータ11〜13、TG14及び抵抗17で構成さ
れるリング発振回路において、そのループ遅延時間に応
じた周波数での発振動作が行われる。ループ遅延時間
は、インバータ11〜13の遅延時間と、TG14及び
抵抗17の並列回路の遅延時間の合計であるが、この
内、TG14の遅延時間は、制御端子31に与えられる
制御電圧CLTに応じて変化する。即ち、制御電圧CL
Tが低くなると、TG14のチャネル抵抗が大きくな
り、このTG14と抵抗17の合成抵抗が大きくなって
遅延時間が増加し、発振周波数は低下する。逆に、制御
電圧CLTが高くなると、TG14のチャネル抵抗が小
さくなり、このTG14と抵抗17の合成抵抗が小さく
なって遅延時間が減少し、発振周波数は上昇する。
27で構成されるリング発振回路でも、制御電圧CLT
によって同様に発振周波数が制御される。これらの2つ
のリング発振回路は、ラッチ32を介して接続され、出
力信号が相互に逆極性になるように制御される。そし
て、インバータ12の出力信号の一部が、出力バッファ
15を介して出力端子16から発振信号QYとして出力
される。また、インバータ22の出力信号の一部が、出
力バッファ25を介して出力端子26から発振信号QY
とは逆極性の発振信号QNとして出力される。
概念図であり、横軸は制御電圧CLTを、縦軸は発振周
波数を示し、制御電圧CLTに対する発振周波数の関係
が図中の実線で概念的に示されている。尚、図3中の破
線は、図2に示した従来のVCOの周波数特性である。
ときは、TG14,24のチャネル抵抗が小さくなり、
このTG14,24に並列に接続された抵抗17,27
の影響が少なくなって、図2と図1のVCOの発振周波
数の差は小さい。
14,24のチャネル抵抗が大きくなり、このTG1
4,24に並列に接続された抵抗17,27の値が支配
的になる。これにより、制御電圧CLTを下げてもTG
14,24と抵抗17,27の合成抵抗はあまり大きく
ならず、発振周波数の低下は少ない。これに対して、図
2のVCOでは、TG14,24に抵抗17,27が並
列に接続されていないので、図3中の破線で示すよう
に、TG14,24のチャネル抵抗の増加に応じて発振
周波数が大きく低下する。
Oは、TG14,24にそれぞれ抵抗17,27を並列
に接続しているので、これらのTG14,24及び抵抗
17,27の合成抵抗の可変範囲を狭くすることができ
る。従って、抵抗17,27の値を適切に選択すること
により、所望の発振周波数制御範囲を設定することが可
能になり、PLLに使用したときには同期引き込み時間
を短くすることができるという利点がある。
の実施形態を示すVCOの回路図であり、図1中の要素
と共通の要素には共通の符号が付されている。
えば論理回路のクロック信号を生成するためのリング発
振方式のもので、リング状に接続された3個のインバー
タ11〜13を有している。インバータ13の出力側
は、インバータ11の入力側に接続されると共に、負荷
用の抵抗18を介して負荷用のFET19のドレインに
接続され、このFET19のソースが共通電位(例え
ば、接地電位)GNDに接続されている。FET19の
ゲートは制御端子31に接続され、制御電圧CLTが与
えられるようになっている。インバータ12の出力側
は、出力バッファ15を介して出力端子16に接続され
ている。
れた3個のインバータ21〜23を有している。インバ
ータ23の出力側は、直列に接続された抵抗28及びF
ET29を介して、接地電位GNDに接続されている。
FET29のゲートは、制御端子31に接続され、制御
電圧CLTが与えられるようになっている。また、イン
バータ22の出力側は、出力バッファ25を介して出力
端子26に接続されている。更に、インバータ13,2
3の出力側は、ラッチ32で相互に接続されている。
たインバータ11〜13及びインバータ21〜23は、
それぞれ3段のリング発振回路として動作する。また、
ラッチ32は、2つのリング発振回路を逆相駆動する。
これにより、出力端子16,26から同一周波数で相互
に逆極性の発振信号QY,QNが出力される。
電位GNDの間に接続された抵抗18及びFET19の
直列回路と、インバータ23の出力側と接地電位GND
の間に接続された抵抗28及びFET29の直列回路
は、それぞれリング発振回路の負荷として動作する。
概念図であり、横軸は制御電圧CLTを、縦軸は発振周
波数を示し、制御電圧CLTに対する発振周波数の関係
が図中の実線で概念的に示されている。尚、図5中の一
点鎖線は、図4中の抵抗18,28の抵抗値Rを0とし
た場合の周波数特性である。
ときは、FET19,29のチャネル抵抗がほぼ無限大
になり、インバータ13,23に与える負荷はほとんど
生じない。これにより、発振周波数はインバータ11〜
13のループ遅延時間にほぼ対応した最高周波数が得ら
れる。即ち、制御電圧CLTが低いときは、抵抗18,
28の値に比べて、FET19,29のチャネル抵抗の
値が支配的になる。これにより、制御電圧CLTが低い
ときの発振周波数は、抵抗18,28の値による差は小
さい。
T19,29のチャネル抵抗が小さくなり、インバータ
13,23の負荷が増加し、発振周波数は低下する。F
ET19,29には、それぞれ抵抗18,28が直列に
接続されているので、この場合は抵抗18,28の値が
支配的になる。即ち、制御電圧CLTが高いときは、抵
抗18,28の値が小さいほど負荷の増加は大きくな
り、発振周波数の低下の割合は大きくなる。
Oは、リング発振回路を構成するインバータ13,23
の出力側と接地電位GNDの間に、それぞれ抵抗18及
びFET19の直列回路と、抵抗28及びFET29の
直列回路を負荷として接続している。
9,29のチャネル抵抗を制御することにより、リング
発振回路の負荷をほぼ0から所定の値まで変化させるこ
とができる。従って、抵抗18,28の値を適切に選択
することにより、所望の発振周波数制御範囲を設定する
ことができるという利点がある。
ってリング発振器の負荷をほぼ0にすることができるの
で、発振可能な最高周波数を低下させることがなく、高
い発振周波数が得られるという利点がある。
の実施形態を示すVCOの回路図であり、図1及び図4
中の要素と共通の要素には共通の符号が付されている。
り、図1及び図4のVCOを組み合わせた構成となって
いる。即ち、このVCOは、3個のインバータ11〜1
3及びTG14をリング状に接続したリング発振回路
と、3個のインバータ21〜23及びTG24をリング
状に接続したリング発振回路を有している。更に、イン
バータ13の出力側と接地電位GNDの間には、直列接
続された抵抗18及びFET19が接続され、インバー
タ23の出力側と接地電位GNDの間には、直列接続さ
れた抵抗28及びFET29が接続されている。FET
19,29のゲートは制御端子31に接続されると共
に、これらのFET19,29のドレイン電圧が、TG
14,29の制御電圧として与えられるようになってい
る。
インバータ13の出力側と接地電位GNDの間に接続さ
れた抵抗18及びFET19の直列回路と、インバータ
23の出力側と接地電位GNDの間に接続された抵抗2
8及びFET29の直列回路が、それぞれリング発振回
路の負荷として動作する。これにより、制御端子31に
与えられる制御電圧CLTが上昇すると、FET19,
29のチャネル抵抗は減少し、これらのリング発振回路
の負荷が増加して発振周波数は低下する。
は低下し、TG14,24に対する制御電圧は低下す
る。このため、TG14,24のチャネル抵抗が増加し
てループ遅延時間が大きくなり、リング発振回路の発振
周波数は更に低下する。従って、このVCOは図4のV
COに比べて、発振周波数の制御範囲を広くすることが
できる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の(a)〜(g)のようなものがある。 (a) VCOを構成する回路素子はGaAsMESF
ETに限定されない。 (b) リング発振回路を構成するインバータの数は3
個に限定されず、奇数であれば良い。この数は、インバ
ータの遅延時間と所望の発振周波数によって決められ
る。
示したものに限定されない。即ち、並列に接続されるト
ランジスタの数や特性は、所望の導通特性が得られるよ
うなものを選択することができる。 (d) 図4において広い周波数制御範囲を必要とする
場合は、抵抗18,28の値を0にすれば良い。即ち、
抵抗18,28を削除しても良い。
9,29の一端を接地電位GNDに接続しているが、F
ETの種類によっては、図示しない電源電位に接続する
場合もある。 (f) 出力バッファ15,25の構成は、図示したも
のに限定されない。
2で接続して逆極性の発振信号QY,QNを出力するよ
うに構成しているが、1つのリング発振回路のみで構成
しても良い。その場合には、ラッチ32は不要となる。
によれば、反転増幅回路の出力側と入力側に接続されて
制御電圧で導通状態が変化する帰還用のトランジスタ
に、帰還用の抵抗を並列に接続している。これにより、
抵抗の値を適切に設定することにより、導通状態の可変
範囲を任意に制限することが可能になり、所望の発振周
波数制御範囲を設定することができる。更に、PLLに
使用したときには、同期引き込み時間を短くすることが
できるという効果がある。
成する反転増幅器の出力側に、制御電圧によって導通状
態が変化する負荷用のトランジスタを接続している。こ
れにより、発振周波数の最大値を下げることなく、発振
周波数の制御を行うことができる。
負荷用のトランジスタに直列に抵抗を接続している。こ
れにより、抵抗の値を適切に設定することにより、負荷
の値の可変範囲を任意に制限することが可能になり、所
望の発振周波数制御範囲を設定することができる。
である。
る。
である。
る。
である。
Claims (3)
- 【請求項1】 奇数個の反転増幅器が縦続接続された反
転増幅回路と、 前記反転増幅回路の出力側と入力側の間に接続され、制
御電極に与えられる制御電圧に従って導通状態が制御さ
れる帰還用のトランジスタと、 前記反転増幅回路の出力側と入力側の間に前記トランジ
スタと並列に接続された帰還用の抵抗とを、 備えたことを特徴とする電圧制御発振器。 - 【請求項2】 奇数個の反転増幅器がリング状に接続さ
れ、そのループ遅延時間に応じた周波数で発振を行うリ
ング発振回路と、 前記リング発振回路を構成する反転増幅器の出力側と電
源電位または共通電位との間に接続され、制御電極に与
えられる制御電圧に従って導通状態が制御される負荷用
のトランジスタとを、 備えたことを特徴とする電圧制御発振器。 - 【請求項3】 前記トランジスタに直列に負荷用の抵抗
を接続したことを特徴とする請求項2記載の電圧制御発
振器。
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