JP2002026694A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- 230000007423 decrease Effects 0.000 description 18
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- 230000037431 insertion Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Abstract
(57)【要約】
【課題】 高い発振周波数が得られ、位相同期回路（Ｐ
ＬＬ）に使用したときには同期引き込み時間が短い電圧
制御発振器（ＶＣＯ）を提供する。 【解決手段】 縦続接続された３段のインバータ１１〜
１３からなる反転増幅回路の出力側と入力側の間は、制
御電圧ＣＬＴで導通状態が制御される帰還用のトランジ
スタ１４で接続されている。このトランジスタ１４に並
列に、帰還用の抵抗１７を接続することにより、帰還回
路の合成抵抗の可変範囲を所定の範囲に限定することが
できる。これにより、ＰＬＬに使用したときには短時間
で同期引き込みを行うことが可能になる。また、帰還用
のトランジスタ１４に変えて、接地電位ＧＮＤとの間に
負荷用のトランジスタと抵抗の直列回路を設ければ、最
高発振周波数を低減させることなく、所定の可変範囲を
有するＶＣＯが得られる。
ＬＬ）に使用したときには同期引き込み時間が短い電圧
制御発振器（ＶＣＯ）を提供する。 【解決手段】 縦続接続された３段のインバータ１１〜
１３からなる反転増幅回路の出力側と入力側の間は、制
御電圧ＣＬＴで導通状態が制御される帰還用のトランジ
スタ１４で接続されている。このトランジスタ１４に並
列に、帰還用の抵抗１７を接続することにより、帰還回
路の合成抵抗の可変範囲を所定の範囲に限定することが
できる。これにより、ＰＬＬに使用したときには短時間
で同期引き込みを行うことが可能になる。また、帰還用
のトランジスタ１４に変えて、接地電位ＧＮＤとの間に
負荷用のトランジスタと抵抗の直列回路を設ければ、最
高発振周波数を低減させることなく、所定の可変範囲を
有するＶＣＯが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、制御電圧によって
発振周波数を制御することができる電圧制御発振器（以
下、「ＶＣＯ」という）に関するものである。
発振周波数を制御することができる電圧制御発振器（以
下、「ＶＣＯ」という）に関するものである。
【０００２】
【従来の技術】図２は、従来のＶＣＯの一例を示す回路
図である。このＶＣＯは、論理回路のクロック信号を生
成するためのリング発振方式のもので、縦続接続された
インバータ１１，１２，１３を有している。インバータ
１３の出力側は、ディプレッション型の電界効果トラン
ジスタ（ＦＥＴ）（以下、「ＤＦＥＴ」という）１４ａ
とエンハンスメント型のＦＥＴ（以下、「ＥＦＥＴ」と
いう）１４ｂを並列に接続したトランスファゲート（以
下、「ＴＧ」という）１４を介して、インバータ１１の
入力側に接続されている。
図である。このＶＣＯは、論理回路のクロック信号を生
成するためのリング発振方式のもので、縦続接続された
インバータ１１，１２，１３を有している。インバータ
１３の出力側は、ディプレッション型の電界効果トラン
ジスタ（ＦＥＴ）（以下、「ＤＦＥＴ」という）１４ａ
とエンハンスメント型のＦＥＴ（以下、「ＥＦＥＴ」と
いう）１４ｂを並列に接続したトランスファゲート（以
下、「ＴＧ」という）１４を介して、インバータ１１の
入力側に接続されている。
【０００３】インバータ１２の出力側は、出力バッファ
１５の入力側に接続され、この出力バッファ１５の出力
側が出力端子１６に接続されている。このＶＣＯは、同
様に、縦続接続されたインバータ２１，２２，２３を有
し、このインバータ２３の出力側が、ＴＧ２４を介して
インバータ２１の入力側に接続されている。インバータ
２２の出力側は、出力バッファ２５を介して出力端子２
６に接続されている。
１５の入力側に接続され、この出力バッファ１５の出力
側が出力端子１６に接続されている。このＶＣＯは、同
様に、縦続接続されたインバータ２１，２２，２３を有
し、このインバータ２３の出力側が、ＴＧ２４を介して
インバータ２１の入力側に接続されている。インバータ
２２の出力側は、出力バッファ２５を介して出力端子２
６に接続されている。
【０００４】ＴＧ１４，２４を構成するＤＦＥＴ及びＥ
ＦＥＴのゲートは、制御電圧ＣＬＴが与えられる制御端
子３１に共通に接続されている。ＴＧ１４，２４の出力
側は、インバータ３２ａ，３２ｂで構成されるラッチ３
２で相互に接続されている。即ち、ＴＧ１４の出力側は
インバータ３２ａを介してＴＧ２４の出力側に接続さ
れ、ＴＧ２４の出力側はインバータ３２ｂを介してＴＧ
１４の出力側に接続されている。ラッチ３２は、インバ
ータ１１〜１３及びＴＧ１４で構成されるリング発振回
路と、インバータ２１〜２３及びＴＧ２４で構成される
リング発振回路の出力信号が逆極性になるように制御す
るものである。
ＦＥＴのゲートは、制御電圧ＣＬＴが与えられる制御端
子３１に共通に接続されている。ＴＧ１４，２４の出力
側は、インバータ３２ａ，３２ｂで構成されるラッチ３
２で相互に接続されている。即ち、ＴＧ１４の出力側は
インバータ３２ａを介してＴＧ２４の出力側に接続さ
れ、ＴＧ２４の出力側はインバータ３２ｂを介してＴＧ
１４の出力側に接続されている。ラッチ３２は、インバ
ータ１１〜１３及びＴＧ１４で構成されるリング発振回
路と、インバータ２１〜２３及びＴＧ２４で構成される
リング発振回路の出力信号が逆極性になるように制御す
るものである。
【０００５】このようなＶＣＯでは、インバータ１１〜
１３及びＴＧ１４で構成されるリング発振回路におい
て、そのループ遅延時間に応じた周波数で発振動作が行
われる。ループ遅延時間は、インバータ１１〜１３の遅
延時間とＴＧ１４の遅延時間の合計であるが、ＴＧ１４
の遅延時間は制御端子３１に与えられる制御電圧ＣＬＴ
に応じて変化する。即ち、制御電圧ＣＬＴが低くなる
と、ＴＧ１４のチャネル抵抗が大きくなって遅延時間が
増加し、発振周波数は低下する。逆に、制御電圧ＣＬＴ
が高くなるとＴＧ１４のチャネル抵抗が小さくなって遅
延時間が減少し、発振周波数は上昇する。インバータ２
１〜２３とＴＧ２４で構成されるリング発振回路におい
ても、制御電圧ＣＬＴによって同様に発振周波数が制御
される。これにより、比較的広い範囲で発振周波数を制
御することができる。
１３及びＴＧ１４で構成されるリング発振回路におい
て、そのループ遅延時間に応じた周波数で発振動作が行
われる。ループ遅延時間は、インバータ１１〜１３の遅
延時間とＴＧ１４の遅延時間の合計であるが、ＴＧ１４
の遅延時間は制御端子３１に与えられる制御電圧ＣＬＴ
に応じて変化する。即ち、制御電圧ＣＬＴが低くなる
と、ＴＧ１４のチャネル抵抗が大きくなって遅延時間が
増加し、発振周波数は低下する。逆に、制御電圧ＣＬＴ
が高くなるとＴＧ１４のチャネル抵抗が小さくなって遅
延時間が減少し、発振周波数は上昇する。インバータ２
１〜２３とＴＧ２４で構成されるリング発振回路におい
ても、制御電圧ＣＬＴによって同様に発振周波数が制御
される。これにより、比較的広い範囲で発振周波数を制
御することができる。
【０００６】これらの２つのリング発振回路は、ラッチ
３２を介して接続され、出力信号が相互に逆極性になる
ように制御される。そして、インバータ１２の出力信号
の一部が、出力バッファ１５を介して出力端子１６から
発振信号ＱＹとして出力される。また、インバータ２２
の出力信号の一部が、出力バッファ２５を介して出力端
子２６から、発振信号ＱＹとは逆極性の発振信号ＱＮと
して出力される。
３２を介して接続され、出力信号が相互に逆極性になる
ように制御される。そして、インバータ１２の出力信号
の一部が、出力バッファ１５を介して出力端子１６から
発振信号ＱＹとして出力される。また、インバータ２２
の出力信号の一部が、出力バッファ２５を介して出力端
子２６から、発振信号ＱＹとは逆極性の発振信号ＱＮと
して出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
ＶＣＯでは、次のような課題があった。例えば、このＶ
ＣＯを使用して位相同期回路（以下、「ＰＬＬ」とい
う）を構成する場合、固定させるべき周波数は決まって
いるので、従来のＶＣＯの特徴といえる広い周波数制御
範囲が災いして、位相同期させるときの同期引き込み時
間が長くなるという課題があった。
ＶＣＯでは、次のような課題があった。例えば、このＶ
ＣＯを使用して位相同期回路（以下、「ＰＬＬ」とい
う）を構成する場合、固定させるべき周波数は決まって
いるので、従来のＶＣＯの特徴といえる広い周波数制御
範囲が災いして、位相同期させるときの同期引き込み時
間が長くなるという課題があった。
【０００８】更に、ＴＧ１４，２４を構成するＤＦＥＴ
やＥＦＥＴの挿入損失とゲート容量のため、遅延時間が
大きくなり、発振周波数の上限が制約されるという課題
があった。
やＥＦＥＴの挿入損失とゲート容量のため、遅延時間が
大きくなり、発振周波数の上限が制約されるという課題
があった。
【０００９】本発明は、前記従来技術が持っていた課題
を解決し、高い発振周波数が得られ、ＰＬＬに使用した
ときには同期引き込み時間が短いＶＣＯを提供するもの
である。
を解決し、高い発振周波数が得られ、ＰＬＬに使用した
ときには同期引き込み時間が短いＶＣＯを提供するもの
である。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、ＶＣＯにおいて、奇数
個の反転増幅器が縦続接続された反転増幅回路と、前記
反転増幅回路の出力側と入力側の間に接続され、制御電
極に与えられる制御電圧に従って導通状態が制御される
帰還用のトランジスタと、前記反転増幅回路の出力側と
入力側の間に前記トランジスタと並列に接続された帰還
用の抵抗とを備えている。
に、本発明の内の第１の発明は、ＶＣＯにおいて、奇数
個の反転増幅器が縦続接続された反転増幅回路と、前記
反転増幅回路の出力側と入力側の間に接続され、制御電
極に与えられる制御電圧に従って導通状態が制御される
帰還用のトランジスタと、前記反転増幅回路の出力側と
入力側の間に前記トランジスタと並列に接続された帰還
用の抵抗とを備えている。
【００１１】第１の発明によれば、以上のようにＶＣＯ
を構成したので、次のような作用が行われる。奇数個の
反転増幅器で構成された反転増幅回路の出力信号は、制
御電圧に従って導通状態が制御される帰還用のトランジ
スタとこれに並列に接続された帰還用の抵抗を介して、
この反転増幅回路の入力側に帰還されて発振動作が行わ
れる。このとき、帰還用のトランジスタの導通状態によ
ってループ遅延時間が異なるので、制御電圧でこのトラ
ンジスタを制御することにより、発振周波数を制御する
ことができる。また、トランジスタに並列接続された抵
抗の値を適切に設定することにより、発振周波数の可変
範囲を所望の値にすることができる。
を構成したので、次のような作用が行われる。奇数個の
反転増幅器で構成された反転増幅回路の出力信号は、制
御電圧に従って導通状態が制御される帰還用のトランジ
スタとこれに並列に接続された帰還用の抵抗を介して、
この反転増幅回路の入力側に帰還されて発振動作が行わ
れる。このとき、帰還用のトランジスタの導通状態によ
ってループ遅延時間が異なるので、制御電圧でこのトラ
ンジスタを制御することにより、発振周波数を制御する
ことができる。また、トランジスタに並列接続された抵
抗の値を適切に設定することにより、発振周波数の可変
範囲を所望の値にすることができる。
【００１２】第２の発明は、ＶＣＯにおいて、奇数個の
反転増幅器がリング状に接続され、そのループ遅延時間
に応じた周波数で発振を行うリング発振回路と、前記リ
ング発振回路を構成する反転増幅器の出力側と電源電位
または共通電位との間に接続され、制御電極に与えられ
る制御電圧に従って導通状態が制御される負荷用のトラ
ンジスタとを備えている。
反転増幅器がリング状に接続され、そのループ遅延時間
に応じた周波数で発振を行うリング発振回路と、前記リ
ング発振回路を構成する反転増幅器の出力側と電源電位
または共通電位との間に接続され、制御電極に与えられ
る制御電圧に従って導通状態が制御される負荷用のトラ
ンジスタとを備えている。
【００１３】第３の発明は、第２の発明における負荷用
のトランジスタに、負荷用の抵抗を直列に接続してい
る。
のトランジスタに、負荷用の抵抗を直列に接続してい
る。
【００１４】第２及び第３の発明によれば、次のような
作用が行われる。奇数個の反転増幅器がリング状に接続
されたリング発振回路では、そのループ遅延時間に応じ
た周波数で発振動作が行われる。このとき、反転増幅器
の出力側と電源または共通電位との間に接続された負荷
用のトランジスタの負荷に応じて発振周波数が変化す
る。従って、負荷用のトランジスタの制御電極に与える
制御電圧を変えることによって負荷の大きさを制御し、
発振周波数を制御することができる。
作用が行われる。奇数個の反転増幅器がリング状に接続
されたリング発振回路では、そのループ遅延時間に応じ
た周波数で発振動作が行われる。このとき、反転増幅器
の出力側と電源または共通電位との間に接続された負荷
用のトランジスタの負荷に応じて発振周波数が変化す
る。従って、負荷用のトランジスタの制御電極に与える
制御電圧を変えることによって負荷の大きさを制御し、
発振周波数を制御することができる。
【００１５】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すＶＣＯの回路図であり、図２
中の要素と共通の要素には共通の符号が付されている。
明の第１の実施形態を示すＶＣＯの回路図であり、図２
中の要素と共通の要素には共通の符号が付されている。
【００１６】このＶＣＯは、図２のＶＣＯと同様に、例
えば論理回路のクロック信号を生成するためのリング発
振方式のもので、縦続接続された奇数個（例えば、３
個）の反転増幅器（例えば、インバータ）１１〜１３か
らなる反転増幅回路を有している。インバータ１３の出
力側は、帰還用のトランジスタ（例えば、ＤＦＥＴ１４
ａとＥＦＥＴ１４ｂ）を並列に接続したＴＧ１４を介し
て、インバータ１１の入力側に接続されている。このＴ
Ｇ１４には、更に帰還用の抵抗１７が並列に接続されて
いる。インバータ１２の出力側には、縦続接続されたイ
ンバータ１５ａ〜１５ｃからなる出力バッファ１５が接
続され、この出力バッファ１５の出力側が出力端子１６
に接続されている。
えば論理回路のクロック信号を生成するためのリング発
振方式のもので、縦続接続された奇数個（例えば、３
個）の反転増幅器（例えば、インバータ）１１〜１３か
らなる反転増幅回路を有している。インバータ１３の出
力側は、帰還用のトランジスタ（例えば、ＤＦＥＴ１４
ａとＥＦＥＴ１４ｂ）を並列に接続したＴＧ１４を介し
て、インバータ１１の入力側に接続されている。このＴ
Ｇ１４には、更に帰還用の抵抗１７が並列に接続されて
いる。インバータ１２の出力側には、縦続接続されたイ
ンバータ１５ａ〜１５ｃからなる出力バッファ１５が接
続され、この出力バッファ１５の出力側が出力端子１６
に接続されている。
【００１７】このＶＣＯは、同様に、縦続接続された３
個のインバータ２１〜２３を有し、インバータ２３の出
力側が、ＤＦＥＴ２４ａとＥＦＥＴ２４ｂを並列に接続
したＴＧ２４を介して、インバータ２１の入力側に接続
されている。このＴＧ２４には、更に帰還用の抵抗２７
が並列に接続されている。インバータ２２の出力側に
は、縦続接続されたインバータ２５ａ〜２５ｃからなる
出力バッファ２５が接続され、この出力バッファ２５の
出力側が出力端子２６に接続されている。
個のインバータ２１〜２３を有し、インバータ２３の出
力側が、ＤＦＥＴ２４ａとＥＦＥＴ２４ｂを並列に接続
したＴＧ２４を介して、インバータ２１の入力側に接続
されている。このＴＧ２４には、更に帰還用の抵抗２７
が並列に接続されている。インバータ２２の出力側に
は、縦続接続されたインバータ２５ａ〜２５ｃからなる
出力バッファ２５が接続され、この出力バッファ２５の
出力側が出力端子２６に接続されている。
【００１８】ＴＧ１４，２４を構成するＤＦＥＴ１４
ａ，２４ａ及びＥＦＥＴ１４ｂ，２４ｂの制御電極（例
えば、ゲート）は、制御電圧ＣＬＴが与えられる制御端
子３１に接続されている。また、ＴＧ１４，２４の出力
側は、２つのインバータ３２ａ，３２ｂで構成されたラ
ッチ３２で相互に接続されている。即ち、ＴＧ１４の出
力側には、インバータ３２ａの入力側が接続され、この
インバータ３２ａの出力側がＴＧ２４の出力側に接続さ
れている。また、ＴＧ２４の出力側には、インバータ３
２ｂの入力側が接続され、このインバータ３２ｂの出力
側がＴＧ１４の出力側に接続されている。ラッチ３２
は、インバータ１１〜１３及びＴＧ１４で構成されるリ
ング発振回路と、インバータ２１〜２３及びＴＧ２４で
構成されるリング発振回路の出力信号を常に逆極性にな
るように制御するものである。尚、ここでは、高速動作
を行うために、回路素子としてＧａＡｓＭＥＳＦＥＴが
使用されている。
ａ，２４ａ及びＥＦＥＴ１４ｂ，２４ｂの制御電極（例
えば、ゲート）は、制御電圧ＣＬＴが与えられる制御端
子３１に接続されている。また、ＴＧ１４，２４の出力
側は、２つのインバータ３２ａ，３２ｂで構成されたラ
ッチ３２で相互に接続されている。即ち、ＴＧ１４の出
力側には、インバータ３２ａの入力側が接続され、この
インバータ３２ａの出力側がＴＧ２４の出力側に接続さ
れている。また、ＴＧ２４の出力側には、インバータ３
２ｂの入力側が接続され、このインバータ３２ｂの出力
側がＴＧ１４の出力側に接続されている。ラッチ３２
は、インバータ１１〜１３及びＴＧ１４で構成されるリ
ング発振回路と、インバータ２１〜２３及びＴＧ２４で
構成されるリング発振回路の出力信号を常に逆極性にな
るように制御するものである。尚、ここでは、高速動作
を行うために、回路素子としてＧａＡｓＭＥＳＦＥＴが
使用されている。
【００１９】次に、動作を説明する。このＶＣＯでは、
インバータ１１〜１３、ＴＧ１４及び抵抗１７で構成さ
れるリング発振回路において、そのループ遅延時間に応
じた周波数での発振動作が行われる。ループ遅延時間
は、インバータ１１〜１３の遅延時間と、ＴＧ１４及び
抵抗１７の並列回路の遅延時間の合計であるが、この
内、ＴＧ１４の遅延時間は、制御端子３１に与えられる
制御電圧ＣＬＴに応じて変化する。即ち、制御電圧ＣＬ
Ｔが低くなると、ＴＧ１４のチャネル抵抗が大きくな
り、このＴＧ１４と抵抗１７の合成抵抗が大きくなって
遅延時間が増加し、発振周波数は低下する。逆に、制御
電圧ＣＬＴが高くなると、ＴＧ１４のチャネル抵抗が小
さくなり、このＴＧ１４と抵抗１７の合成抵抗が小さく
なって遅延時間が減少し、発振周波数は上昇する。
インバータ１１〜１３、ＴＧ１４及び抵抗１７で構成さ
れるリング発振回路において、そのループ遅延時間に応
じた周波数での発振動作が行われる。ループ遅延時間
は、インバータ１１〜１３の遅延時間と、ＴＧ１４及び
抵抗１７の並列回路の遅延時間の合計であるが、この
内、ＴＧ１４の遅延時間は、制御端子３１に与えられる
制御電圧ＣＬＴに応じて変化する。即ち、制御電圧ＣＬ
Ｔが低くなると、ＴＧ１４のチャネル抵抗が大きくな
り、このＴＧ１４と抵抗１７の合成抵抗が大きくなって
遅延時間が増加し、発振周波数は低下する。逆に、制御
電圧ＣＬＴが高くなると、ＴＧ１４のチャネル抵抗が小
さくなり、このＴＧ１４と抵抗１７の合成抵抗が小さく
なって遅延時間が減少し、発振周波数は上昇する。
【００２０】インバータ２１〜２３、ＴＧ２４及び抵抗
２７で構成されるリング発振回路でも、制御電圧ＣＬＴ
によって同様に発振周波数が制御される。これらの２つ
のリング発振回路は、ラッチ３２を介して接続され、出
力信号が相互に逆極性になるように制御される。そし
て、インバータ１２の出力信号の一部が、出力バッファ
１５を介して出力端子１６から発振信号ＱＹとして出力
される。また、インバータ２２の出力信号の一部が、出
力バッファ２５を介して出力端子２６から発振信号ＱＹ
とは逆極性の発振信号ＱＮとして出力される。
２７で構成されるリング発振回路でも、制御電圧ＣＬＴ
によって同様に発振周波数が制御される。これらの２つ
のリング発振回路は、ラッチ３２を介して接続され、出
力信号が相互に逆極性になるように制御される。そし
て、インバータ１２の出力信号の一部が、出力バッファ
１５を介して出力端子１６から発振信号ＱＹとして出力
される。また、インバータ２２の出力信号の一部が、出
力バッファ２５を介して出力端子２６から発振信号ＱＹ
とは逆極性の発振信号ＱＮとして出力される。
【００２１】図３は、図１のＶＣＯの周波数特性を示す
概念図であり、横軸は制御電圧ＣＬＴを、縦軸は発振周
波数を示し、制御電圧ＣＬＴに対する発振周波数の関係
が図中の実線で概念的に示されている。尚、図３中の破
線は、図２に示した従来のＶＣＯの周波数特性である。
概念図であり、横軸は制御電圧ＣＬＴを、縦軸は発振周
波数を示し、制御電圧ＣＬＴに対する発振周波数の関係
が図中の実線で概念的に示されている。尚、図３中の破
線は、図２に示した従来のＶＣＯの周波数特性である。
【００２２】図３に示すように、制御電圧ＣＬＴが高い
ときは、ＴＧ１４，２４のチャネル抵抗が小さくなり、
このＴＧ１４，２４に並列に接続された抵抗１７，２７
の影響が少なくなって、図２と図１のＶＣＯの発振周波
数の差は小さい。
ときは、ＴＧ１４，２４のチャネル抵抗が小さくなり、
このＴＧ１４，２４に並列に接続された抵抗１７，２７
の影響が少なくなって、図２と図１のＶＣＯの発振周波
数の差は小さい。
【００２３】一方、制御電圧ＣＬＴが低くなると、ＴＧ
１４，２４のチャネル抵抗が大きくなり、このＴＧ１
４，２４に並列に接続された抵抗１７，２７の値が支配
的になる。これにより、制御電圧ＣＬＴを下げてもＴＧ
１４，２４と抵抗１７，２７の合成抵抗はあまり大きく
ならず、発振周波数の低下は少ない。これに対して、図
２のＶＣＯでは、ＴＧ１４，２４に抵抗１７，２７が並
列に接続されていないので、図３中の破線で示すよう
に、ＴＧ１４，２４のチャネル抵抗の増加に応じて発振
周波数が大きく低下する。
１４，２４のチャネル抵抗が大きくなり、このＴＧ１
４，２４に並列に接続された抵抗１７，２７の値が支配
的になる。これにより、制御電圧ＣＬＴを下げてもＴＧ
１４，２４と抵抗１７，２７の合成抵抗はあまり大きく
ならず、発振周波数の低下は少ない。これに対して、図
２のＶＣＯでは、ＴＧ１４，２４に抵抗１７，２７が並
列に接続されていないので、図３中の破線で示すよう
に、ＴＧ１４，２４のチャネル抵抗の増加に応じて発振
周波数が大きく低下する。
【００２４】以上のように、この第１の実施形態のＶＣ
Ｏは、ＴＧ１４，２４にそれぞれ抵抗１７，２７を並列
に接続しているので、これらのＴＧ１４，２４及び抵抗
１７，２７の合成抵抗の可変範囲を狭くすることができ
る。従って、抵抗１７，２７の値を適切に選択すること
により、所望の発振周波数制御範囲を設定することが可
能になり、ＰＬＬに使用したときには同期引き込み時間
を短くすることができるという利点がある。
Ｏは、ＴＧ１４，２４にそれぞれ抵抗１７，２７を並列
に接続しているので、これらのＴＧ１４，２４及び抵抗
１７，２７の合成抵抗の可変範囲を狭くすることができ
る。従って、抵抗１７，２７の値を適切に選択すること
により、所望の発振周波数制御範囲を設定することが可
能になり、ＰＬＬに使用したときには同期引き込み時間
を短くすることができるという利点がある。
【００２５】（第２の実施形態）図４は、本発明の第２
の実施形態を示すＶＣＯの回路図であり、図１中の要素
と共通の要素には共通の符号が付されている。
の実施形態を示すＶＣＯの回路図であり、図１中の要素
と共通の要素には共通の符号が付されている。
【００２６】このＶＣＯは、図１のＶＣＯと同様に、例
えば論理回路のクロック信号を生成するためのリング発
振方式のもので、リング状に接続された３個のインバー
タ１１〜１３を有している。インバータ１３の出力側
は、インバータ１１の入力側に接続されると共に、負荷
用の抵抗１８を介して負荷用のＦＥＴ１９のドレインに
接続され、このＦＥＴ１９のソースが共通電位（例え
ば、接地電位）ＧＮＤに接続されている。ＦＥＴ１９の
ゲートは制御端子３１に接続され、制御電圧ＣＬＴが与
えられるようになっている。インバータ１２の出力側
は、出力バッファ１５を介して出力端子１６に接続され
ている。
えば論理回路のクロック信号を生成するためのリング発
振方式のもので、リング状に接続された３個のインバー
タ１１〜１３を有している。インバータ１３の出力側
は、インバータ１１の入力側に接続されると共に、負荷
用の抵抗１８を介して負荷用のＦＥＴ１９のドレインに
接続され、このＦＥＴ１９のソースが共通電位（例え
ば、接地電位）ＧＮＤに接続されている。ＦＥＴ１９の
ゲートは制御端子３１に接続され、制御電圧ＣＬＴが与
えられるようになっている。インバータ１２の出力側
は、出力バッファ１５を介して出力端子１６に接続され
ている。
【００２７】このＶＣＯは、同様に、リング状に接続さ
れた３個のインバータ２１〜２３を有している。インバ
ータ２３の出力側は、直列に接続された抵抗２８及びＦ
ＥＴ２９を介して、接地電位ＧＮＤに接続されている。
ＦＥＴ２９のゲートは、制御端子３１に接続され、制御
電圧ＣＬＴが与えられるようになっている。また、イン
バータ２２の出力側は、出力バッファ２５を介して出力
端子２６に接続されている。更に、インバータ１３，２
３の出力側は、ラッチ３２で相互に接続されている。
れた３個のインバータ２１〜２３を有している。インバ
ータ２３の出力側は、直列に接続された抵抗２８及びＦ
ＥＴ２９を介して、接地電位ＧＮＤに接続されている。
ＦＥＴ２９のゲートは、制御端子３１に接続され、制御
電圧ＣＬＴが与えられるようになっている。また、イン
バータ２２の出力側は、出力バッファ２５を介して出力
端子２６に接続されている。更に、インバータ１３，２
３の出力側は、ラッチ３２で相互に接続されている。
【００２８】次に動作を説明する。リング状に接続され
たインバータ１１〜１３及びインバータ２１〜２３は、
それぞれ３段のリング発振回路として動作する。また、
ラッチ３２は、２つのリング発振回路を逆相駆動する。
これにより、出力端子１６，２６から同一周波数で相互
に逆極性の発振信号ＱＹ，ＱＮが出力される。
たインバータ１１〜１３及びインバータ２１〜２３は、
それぞれ３段のリング発振回路として動作する。また、
ラッチ３２は、２つのリング発振回路を逆相駆動する。
これにより、出力端子１６，２６から同一周波数で相互
に逆極性の発振信号ＱＹ，ＱＮが出力される。
【００２９】このとき、インバータ１３の出力側と接地
電位ＧＮＤの間に接続された抵抗１８及びＦＥＴ１９の
直列回路と、インバータ２３の出力側と接地電位ＧＮＤ
の間に接続された抵抗２８及びＦＥＴ２９の直列回路
は、それぞれリング発振回路の負荷として動作する。
電位ＧＮＤの間に接続された抵抗１８及びＦＥＴ１９の
直列回路と、インバータ２３の出力側と接地電位ＧＮＤ
の間に接続された抵抗２８及びＦＥＴ２９の直列回路
は、それぞれリング発振回路の負荷として動作する。
【００３０】図５は、図４のＶＣＯの周波数特性を示す
概念図であり、横軸は制御電圧ＣＬＴを、縦軸は発振周
波数を示し、制御電圧ＣＬＴに対する発振周波数の関係
が図中の実線で概念的に示されている。尚、図５中の一
点鎖線は、図４中の抵抗１８，２８の抵抗値Ｒを０とし
た場合の周波数特性である。
概念図であり、横軸は制御電圧ＣＬＴを、縦軸は発振周
波数を示し、制御電圧ＣＬＴに対する発振周波数の関係
が図中の実線で概念的に示されている。尚、図５中の一
点鎖線は、図４中の抵抗１８，２８の抵抗値Ｒを０とし
た場合の周波数特性である。
【００３１】図５に示すように、制御電圧ＣＬＴが低い
ときは、ＦＥＴ１９，２９のチャネル抵抗がほぼ無限大
になり、インバータ１３，２３に与える負荷はほとんど
生じない。これにより、発振周波数はインバータ１１〜
１３のループ遅延時間にほぼ対応した最高周波数が得ら
れる。即ち、制御電圧ＣＬＴが低いときは、抵抗１８，
２８の値に比べて、ＦＥＴ１９，２９のチャネル抵抗の
値が支配的になる。これにより、制御電圧ＣＬＴが低い
ときの発振周波数は、抵抗１８，２８の値による差は小
さい。
ときは、ＦＥＴ１９，２９のチャネル抵抗がほぼ無限大
になり、インバータ１３，２３に与える負荷はほとんど
生じない。これにより、発振周波数はインバータ１１〜
１３のループ遅延時間にほぼ対応した最高周波数が得ら
れる。即ち、制御電圧ＣＬＴが低いときは、抵抗１８，
２８の値に比べて、ＦＥＴ１９，２９のチャネル抵抗の
値が支配的になる。これにより、制御電圧ＣＬＴが低い
ときの発振周波数は、抵抗１８，２８の値による差は小
さい。
【００３２】一方、制御電圧ＣＬＴが高くなると、ＦＥ
Ｔ１９，２９のチャネル抵抗が小さくなり、インバータ
１３，２３の負荷が増加し、発振周波数は低下する。Ｆ
ＥＴ１９，２９には、それぞれ抵抗１８，２８が直列に
接続されているので、この場合は抵抗１８，２８の値が
支配的になる。即ち、制御電圧ＣＬＴが高いときは、抵
抗１８，２８の値が小さいほど負荷の増加は大きくな
り、発振周波数の低下の割合は大きくなる。
Ｔ１９，２９のチャネル抵抗が小さくなり、インバータ
１３，２３の負荷が増加し、発振周波数は低下する。Ｆ
ＥＴ１９，２９には、それぞれ抵抗１８，２８が直列に
接続されているので、この場合は抵抗１８，２８の値が
支配的になる。即ち、制御電圧ＣＬＴが高いときは、抵
抗１８，２８の値が小さいほど負荷の増加は大きくな
り、発振周波数の低下の割合は大きくなる。
【００３３】以上のように、この第２の実施形態のＶＣ
Ｏは、リング発振回路を構成するインバータ１３，２３
の出力側と接地電位ＧＮＤの間に、それぞれ抵抗１８及
びＦＥＴ１９の直列回路と、抵抗２８及びＦＥＴ２９の
直列回路を負荷として接続している。
Ｏは、リング発振回路を構成するインバータ１３，２３
の出力側と接地電位ＧＮＤの間に、それぞれ抵抗１８及
びＦＥＴ１９の直列回路と、抵抗２８及びＦＥＴ２９の
直列回路を負荷として接続している。
【００３４】これにより、制御電圧ＣＬＴでＦＥＴ１
９，２９のチャネル抵抗を制御することにより、リング
発振回路の負荷をほぼ０から所定の値まで変化させるこ
とができる。従って、抵抗１８，２８の値を適切に選択
することにより、所望の発振周波数制御範囲を設定する
ことができるという利点がある。
９，２９のチャネル抵抗を制御することにより、リング
発振回路の負荷をほぼ０から所定の値まで変化させるこ
とができる。従って、抵抗１８，２８の値を適切に選択
することにより、所望の発振周波数制御範囲を設定する
ことができるという利点がある。
【００３５】更に、制御電圧ＣＬＴを低くすることによ
ってリング発振器の負荷をほぼ０にすることができるの
で、発振可能な最高周波数を低下させることがなく、高
い発振周波数が得られるという利点がある。
ってリング発振器の負荷をほぼ０にすることができるの
で、発振可能な最高周波数を低下させることがなく、高
い発振周波数が得られるという利点がある。
【００３６】（第３の実施形態）図６は、本発明の第３
の実施形態を示すＶＣＯの回路図であり、図１及び図４
中の要素と共通の要素には共通の符号が付されている。
の実施形態を示すＶＣＯの回路図であり、図１及び図４
中の要素と共通の要素には共通の符号が付されている。
【００３７】このＶＣＯは、図４のＶＣＯの変形例であ
り、図１及び図４のＶＣＯを組み合わせた構成となって
いる。即ち、このＶＣＯは、３個のインバータ１１〜１
３及びＴＧ１４をリング状に接続したリング発振回路
と、３個のインバータ２１〜２３及びＴＧ２４をリング
状に接続したリング発振回路を有している。更に、イン
バータ１３の出力側と接地電位ＧＮＤの間には、直列接
続された抵抗１８及びＦＥＴ１９が接続され、インバー
タ２３の出力側と接地電位ＧＮＤの間には、直列接続さ
れた抵抗２８及びＦＥＴ２９が接続されている。ＦＥＴ
１９，２９のゲートは制御端子３１に接続されると共
に、これらのＦＥＴ１９，２９のドレイン電圧が、ＴＧ
１４，２９の制御電圧として与えられるようになってい
る。
り、図１及び図４のＶＣＯを組み合わせた構成となって
いる。即ち、このＶＣＯは、３個のインバータ１１〜１
３及びＴＧ１４をリング状に接続したリング発振回路
と、３個のインバータ２１〜２３及びＴＧ２４をリング
状に接続したリング発振回路を有している。更に、イン
バータ１３の出力側と接地電位ＧＮＤの間には、直列接
続された抵抗１８及びＦＥＴ１９が接続され、インバー
タ２３の出力側と接地電位ＧＮＤの間には、直列接続さ
れた抵抗２８及びＦＥＴ２９が接続されている。ＦＥＴ
１９，２９のゲートは制御端子３１に接続されると共
に、これらのＦＥＴ１９，２９のドレイン電圧が、ＴＧ
１４，２９の制御電圧として与えられるようになってい
る。
【００３８】このＶＣＯでは、図４のＶＣＯと同様に、
インバータ１３の出力側と接地電位ＧＮＤの間に接続さ
れた抵抗１８及びＦＥＴ１９の直列回路と、インバータ
２３の出力側と接地電位ＧＮＤの間に接続された抵抗２
８及びＦＥＴ２９の直列回路が、それぞれリング発振回
路の負荷として動作する。これにより、制御端子３１に
与えられる制御電圧ＣＬＴが上昇すると、ＦＥＴ１９，
２９のチャネル抵抗は減少し、これらのリング発振回路
の負荷が増加して発振周波数は低下する。
インバータ１３の出力側と接地電位ＧＮＤの間に接続さ
れた抵抗１８及びＦＥＴ１９の直列回路と、インバータ
２３の出力側と接地電位ＧＮＤの間に接続された抵抗２
８及びＦＥＴ２９の直列回路が、それぞれリング発振回
路の負荷として動作する。これにより、制御端子３１に
与えられる制御電圧ＣＬＴが上昇すると、ＦＥＴ１９，
２９のチャネル抵抗は減少し、これらのリング発振回路
の負荷が増加して発振周波数は低下する。
【００３９】同時に、ＦＥＴ１９，２９のドレイン電圧
は低下し、ＴＧ１４，２４に対する制御電圧は低下す
る。このため、ＴＧ１４，２４のチャネル抵抗が増加し
てループ遅延時間が大きくなり、リング発振回路の発振
周波数は更に低下する。従って、このＶＣＯは図４のＶ
ＣＯに比べて、発振周波数の制御範囲を広くすることが
できる。
は低下し、ＴＧ１４，２４に対する制御電圧は低下す
る。このため、ＴＧ１４，２４のチャネル抵抗が増加し
てループ遅延時間が大きくなり、リング発振回路の発振
周波数は更に低下する。従って、このＶＣＯは図４のＶ
ＣＯに比べて、発振周波数の制御範囲を広くすることが
できる。
【００４０】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｇ）のようなものがある。 （ａ） ＶＣＯを構成する回路素子はＧａＡｓＭＥＳＦ
ＥＴに限定されない。 （ｂ） リング発振回路を構成するインバータの数は３
個に限定されず、奇数であれば良い。この数は、インバ
ータの遅延時間と所望の発振周波数によって決められ
る。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｇ）のようなものがある。 （ａ） ＶＣＯを構成する回路素子はＧａＡｓＭＥＳＦ
ＥＴに限定されない。 （ｂ） リング発振回路を構成するインバータの数は３
個に限定されず、奇数であれば良い。この数は、インバ
ータの遅延時間と所望の発振周波数によって決められ
る。
【００４１】（ｃ） ＴＧ１４，２４の構成は、図１に
示したものに限定されない。即ち、並列に接続されるト
ランジスタの数や特性は、所望の導通特性が得られるよ
うなものを選択することができる。 （ｄ） 図４において広い周波数制御範囲を必要とする
場合は、抵抗１８，２８の値を０にすれば良い。即ち、
抵抗１８，２８を削除しても良い。
示したものに限定されない。即ち、並列に接続されるト
ランジスタの数や特性は、所望の導通特性が得られるよ
うなものを選択することができる。 （ｄ） 図４において広い周波数制御範囲を必要とする
場合は、抵抗１８，２８の値を０にすれば良い。即ち、
抵抗１８，２８を削除しても良い。
【００４２】（ｅ） 図４及び図６において、ＦＥＴ１
９，２９の一端を接地電位ＧＮＤに接続しているが、Ｆ
ＥＴの種類によっては、図示しない電源電位に接続する
場合もある。 （ｆ） 出力バッファ１５，２５の構成は、図示したも
のに限定されない。
９，２９の一端を接地電位ＧＮＤに接続しているが、Ｆ
ＥＴの種類によっては、図示しない電源電位に接続する
場合もある。 （ｆ） 出力バッファ１５，２５の構成は、図示したも
のに限定されない。
【００４３】（ｇ） ２つのリング発振回路をラッチ３
２で接続して逆極性の発振信号ＱＹ，ＱＮを出力するよ
うに構成しているが、１つのリング発振回路のみで構成
しても良い。その場合には、ラッチ３２は不要となる。
２で接続して逆極性の発振信号ＱＹ，ＱＮを出力するよ
うに構成しているが、１つのリング発振回路のみで構成
しても良い。その場合には、ラッチ３２は不要となる。
【００４４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、反転増幅回路の出力側と入力側に接続されて
制御電圧で導通状態が変化する帰還用のトランジスタ
に、帰還用の抵抗を並列に接続している。これにより、
抵抗の値を適切に設定することにより、導通状態の可変
範囲を任意に制限することが可能になり、所望の発振周
波数制御範囲を設定することができる。更に、ＰＬＬに
使用したときには、同期引き込み時間を短くすることが
できるという効果がある。
によれば、反転増幅回路の出力側と入力側に接続されて
制御電圧で導通状態が変化する帰還用のトランジスタ
に、帰還用の抵抗を並列に接続している。これにより、
抵抗の値を適切に設定することにより、導通状態の可変
範囲を任意に制限することが可能になり、所望の発振周
波数制御範囲を設定することができる。更に、ＰＬＬに
使用したときには、同期引き込み時間を短くすることが
できるという効果がある。
【００４５】第２の発明によれば、リング発振回路を構
成する反転増幅器の出力側に、制御電圧によって導通状
態が変化する負荷用のトランジスタを接続している。こ
れにより、発振周波数の最大値を下げることなく、発振
周波数の制御を行うことができる。
成する反転増幅器の出力側に、制御電圧によって導通状
態が変化する負荷用のトランジスタを接続している。こ
れにより、発振周波数の最大値を下げることなく、発振
周波数の制御を行うことができる。
【００４６】第３の発明によれば、第２の発明における
負荷用のトランジスタに直列に抵抗を接続している。こ
れにより、抵抗の値を適切に設定することにより、負荷
の値の可変範囲を任意に制限することが可能になり、所
望の発振周波数制御範囲を設定することができる。
負荷用のトランジスタに直列に抵抗を接続している。こ
れにより、抵抗の値を適切に設定することにより、負荷
の値の可変範囲を任意に制限することが可能になり、所
望の発振周波数制御範囲を設定することができる。
【図１】本発明の第１の実施形態を示すＶＣＯの回路図
である。
である。
【図２】従来のＶＣＯの一例を示す回路図である。
【図３】図１のＶＣＯの周波数特性を示す概念図であ
る。
る。
【図４】本発明の第２の実施形態を示すＶＣＯの回路図
である。
である。
【図５】図４のＶＣＯの周波数特性を示す概念図であ
る。
る。
【図６】本発明の第３の実施形態を示すＶＣＯの回路図
である。
である。
１１〜１３，２１〜２３ インバータ １４，２４ ＴＧ（トランスファゲート） １５，２５ 出力バッファ １６，２６ 出力端子 １７，１８，２７，２８ 抵抗 １９，２９ ＦＥＴ（電界効果トランジスタ） ３１ 制御端子 ３２ ラッチ
Claims (3)
- 【請求項１】 奇数個の反転増幅器が縦続接続された反
転増幅回路と、 前記反転増幅回路の出力側と入力側の間に接続され、制
御電極に与えられる制御電圧に従って導通状態が制御さ
れる帰還用のトランジスタと、 前記反転増幅回路の出力側と入力側の間に前記トランジ
スタと並列に接続された帰還用の抵抗とを、 備えたことを特徴とする電圧制御発振器。 - 【請求項２】 奇数個の反転増幅器がリング状に接続さ
れ、そのループ遅延時間に応じた周波数で発振を行うリ
ング発振回路と、 前記リング発振回路を構成する反転増幅器の出力側と電
源電位または共通電位との間に接続され、制御電極に与
えられる制御電圧に従って導通状態が制御される負荷用
のトランジスタとを、 備えたことを特徴とする電圧制御発振器。 - 【請求項３】 前記トランジスタに直列に負荷用の抵抗
を接続したことを特徴とする請求項２記載の電圧制御発
振器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000208555A JP3607580B2 (ja) | 2000-07-10 | 2000-07-10 | 電圧制御発振器 |
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| US10/293,472 US6819189B2 (en) | 2000-07-10 | 2002-11-14 | Voltage-controlled oscillator having short synchronous pull-in time |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000208555A JP3607580B2 (ja) | 2000-07-10 | 2000-07-10 | 電圧制御発振器 |
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| Publication Number | Publication Date |
|---|---|
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Cited By (2)
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|---|---|---|---|---|
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| CN107370474A (zh) * | 2017-06-12 | 2017-11-21 | 合肥格易集成电路有限公司 | 一种振荡器电路及非易失性存储器 |
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|---|---|---|---|---|
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| TW200514346A (en) * | 2003-10-14 | 2005-04-16 | Realtek Semiconductor Corp | Voltage-controlled oscillator |
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| AU2014353079B2 (en) * | 2013-11-19 | 2018-10-04 | The Regents Of The University Of California | A saturation-tolerant electrophysical recording interface |
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|---|---|---|---|---|
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| EP0805553B1 (en) * | 1996-05-02 | 1999-10-13 | STMicroelectronics S.r.l. | Voltage-controlled oscillator and phase lock circuit incorporating this oscillator |
| JP3430046B2 (ja) * | 1998-12-17 | 2003-07-28 | エヌイーシーマイクロシステム株式会社 | リング発振器 |
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2000
- 2000-07-10 JP JP2000208555A patent/JP3607580B2/ja not_active Expired - Fee Related
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- 2001-07-10 US US09/900,855 patent/US6509803B2/en not_active Expired - Fee Related
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- 2002-11-14 US US10/293,472 patent/US6819189B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN107370474A (zh) * | 2017-06-12 | 2017-11-21 | 合肥格易集成电路有限公司 | 一种振荡器电路及非易失性存储器 |
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