CN107370474A - 一种振荡器电路及非易失性存储器 - Google Patents

一种振荡器电路及非易失性存储器 Download PDF

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Abstract

本发明提供一种振荡器电路及非易失性存储器，振荡器电路包括：第一反相模块和第二反相模块，分别包括N个相同的反相单元，当N为奇数时，第一反相模块中的N个反相单元互相串联，第二反相模块中的N个反相单元互相串联，当N为偶数时，第一反相模块中的N个反相单元串联，第二反相模块中的N个反相单元串联，第一反相模块的输入端与第二反相模块的输出端连接，第一反相模块的输出端与第二反相模块的输入端连接；N个锁存器，锁存器的一端连接在第一反相模块中两个串联的反相单元之间，另一端连接在第二反相模块中两个串联的反相单元之间，一端输出第一时钟信号，另一端输出第二时钟信号。本发明可以大大提高电荷泵电路的效率和减小芯片面积。

Description

一种振荡器电路及非易失性存储器
技术领域
本发明涉及电路技术领域，特别是涉及一种振荡器电路和一种非易失性存储器。
背景技术
FLASH(闪存)中电荷泵电路是必不可少的。有时需将多个电荷泵电路进行并联，以提高提供电荷的能力。其中，如果同时将相同的时钟信号提供给该多个并联的电荷泵电路，那么该多个并联的电荷泵电路瞬间的抽放电流很大，对电源的影响也很大，因此，通常需要将多个不同相位的时钟信号错位提供给该多个并联的电荷泵电路，从而减小瞬间抽放电流的影响。
图1是现有的振荡器电路，可以输出时钟信号b，该振荡器电路为三级环形振荡器电路。时钟信号b分别经过传输门和反相器后，产生两个近似反向的时钟信号clk1’和时钟信号clk2’。时钟信号clk1’和时钟信号clk2’可以继续作为时钟源头，分别经过不同的延时电路后形成不同相位差的时钟信号clk3’和时钟信号clk4’，最后，时钟信号clk3’和时钟信号clk4’提供给并联的电荷泵电路作为时钟信号。同时，时钟信号clk1’和时钟信号clk2’也可以同时作为电荷泵电路里面的一组反向时钟源。
现有的振荡器电路存在以下缺点：需要利用传输门来实现相位反向，然而在不同的工艺角下，反相器与传输门的延时不一样，使得时钟信号clk1’和时钟信号clk2’并不是反向的，这样导致电荷泵电路的效率大大降低；同时，延时电路需要用到大量的延时器件，导致芯片面积大大增加。
发明内容
鉴于上述问题，本发明实施例的目的在于提供一种振荡器电路和一种非易失性存储器，以解决现有的振荡器电路导致电荷泵电路效率低，芯片面积大的问题。
为了解决上述问题，本发明实施例公开了一种振荡器电路，包括：
第一反相模块和第二反相模块，所述第一反相模块和所述第二反相模块分别包括N个相同的反相单元，N为大于0的整数，当N为奇数时，所述第一反相模块中的N个反相单元互相串联，所述第二反相模块中的N个反相单元互相串联，当N为偶数时，所述第一反相模块中的N个反相单元串联，所述第二反相模块中的N个反相单元串联，所述第一反相模块的输入端与所述第二反相模块的输出端连接，所述第一反相模块的输出端与所述第二反相模块的输入端连接；
N个锁存器，所述锁存器的一端连接在所述第一反相模块中两个串联的反相单元之间，所述锁存器的另一端连接在所述第二反相模块中两个串联的反相单元之间，所述锁存器的一端输出第一时钟信号，所述锁存器的另一端输出第二时钟信号。
具体地，所述反相单元包括至少一个反相器。
可选地，所述反相器为具有尾电流源限制的反相器。
可选地，所述锁存器包括两个反相器，所述两个反相器互相串联。
为了解决上述问题，本发明实施例还公开了一种非易失性存储器，包括多个并联的电荷泵电路和至少一个所述的振荡器电路，所述至少一个振荡器电路为所述多个并联的电荷泵电路提供时钟信号。
本发明实施例包括以下优点：设置振荡器电路包括第一反相模块、第二反相模块及N个锁存器，其中，第一反相模块和第二反相模块分别包括N个相同的反相单元，当N为奇数时，第一反相模块中的N个反相单元互相串联，第二反相模块中的N个反相单元互相串联，当N为偶数时，第一反相模块中的N个反相单元串联，第二反相模块中的N个反相单元串联，第一反相模块的输入端与第二反相模块的输出端连接，第一反相模块的输出端与第二反相模块的输入端连接；锁存器的一端连接在第一反相模块中两个串联的反相单元之间，锁存器的另一端连接在第二反相模块中两个串联的反相单元之间，锁存器的一端输出第一时钟信号，锁存器的另一端输出第二时钟信号。这样，在无需延时器件的情况下，实现了每个锁存器一端输出的时钟信号和另一端输出的时钟信号完全反向，且N个锁存器的一端(或N个锁存器的另一端)之间的相位互差360°/N，且在任何工艺角下，都不会出现延时不一致导致时钟信号不反向的情况出现，便于大大提高电荷泵电路的效率和减小芯片面积。
附图说明
图1是现有的振荡器电路的结构示意图；
图2是本发明的一种振荡器电路实施例的结构示意图；
图3是本发明的另一种振荡器电路实施例的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明实施例的振荡器电路具体可以包括如下模块：第一反相模块1和第二反相模块2，第一反相模块1和第二反相模块2分别包括N个相同的反相单元11，N为大于0的整数。其中，参照图2，当N为奇数时，第一反相模块1中的N个反相单元11互相串联，第二反相模块2中的N个反相单元11互相串联；参照图3，当N为偶数时，第一反相模块1中的N个反相单元11串联，第二反相模块2中的N个反相单元11串联，第一反相模块1的输入端与第二反相模块2的输出端连接，第一反相模块1的输出端与第二反相模块2的输入端连接；N个锁存器3，锁存器3的一端连接在第一反相模块1中两个串联的反相单元11之间，锁存器3的另一端连接在第二反相模块2中两个串联的反相单元11之间，锁存器3的一端输出第一时钟信号，锁存器3的另一端输出第二时钟信号，锁存器3一端输出的第一时钟信号和另一端输出的第二时钟信号完全反向。
其中，第一反相模块1中的反相单元11和第二反相模块2中的反相单元11为相同的反相单元11。各锁存器3的一端与第一反相模块1连接的位置互不相同，各锁存器3的另一端与第二反相模块2连接的位置互不相同。
这样，在无需延时器件的情况下，实现了每个锁存器3一端输出的时钟信号和另一端输出的时钟信号完全反向，且N个锁存器3的一端(或N个锁存器3的另一端)之间的相位互差360°/N，且在任何工艺角下，都不会出现延时不一致导致时钟信号不反向的情况出现，便于大大提高电荷泵电路的效率和减小芯片面积。
在本发明的一个实施例中，参照图2，N为3，则图2中N个锁存器3的一端(或N个锁存器3的另一端)之间的相位相差360°/3＝120°。图2中，3个锁存器3的一端与第一反相模块1连接的位置分别为a1、a2和a3，3个锁存器3的另一端与第二反相模块2连接的位置分别为b1、b2和b3，其中，a1和b1输出的时钟信号完全反向，a2和b2输出的时钟信号完全反向，a3和b3输出的时钟信号完全反向，a1、a2和a3之间相位互差120°，b1、b2和b3之间相位互差120°。
在本发明的另一个实施例中，参照图3，N为4，则图3中N个锁存器3的一端(或N个锁存器3的另一端)之间的相位相差360°/4＝90°。图3中，4个锁存器3的一端与第一反相模块1连接的位置分别为a4、a5、a6和a7，4个锁存器3的另一端与第二反相模块2连接的位置分别为b4、b5、b6和b7，其中，a4和b4输出的时钟信号完全反向，a5和b5输出的时钟信号完全反向，a6和b6输出的时钟信号完全反向，a7和b7输出的时钟信号完全反向，a4、a5、a6和a7之间相位互差90°，b4、b5、b6和b7之间相位互差90°。
具体地，在本发明的实施例中，反相单元11可以包括至少一个反相器。其中，反相器可以为任意反相器。参照图2和图3，反相单元11可以包括一个反相器。可选地，在本发明的一个实施例中，反相器可以为具有尾电流源限制的反相器。
具体地，在本发明的实施例中，锁存器3可以为任意锁存器。可选地，在本发明的一个实施例中，锁存器3可以包括两个反相器，两个反相器互相串联，锁存器3中的反相器可以为任意反相器，且两个反相器为相同的反相器。可选地，N个锁存器3可以互不相同，或N个锁存器3中至少两个相同。通常为了版图布局和成本考虑，N个锁存器3相同。
本发明实施例的振荡器电路包括以下优点：设置振荡器电路包括第一反相模块、第二反相模块及N个锁存器，其中，第一反相模块和第二反相模块分别包括N个相同的反相单元，当N为奇数时，第一反相模块中的N个反相单元互相串联，第二反相模块中的N个反相单元互相串联，当N为偶数时，第一反相模块中的N个反相单元串联，第二反相模块中的N个反相单元串联，第一反相模块的输入端与第二反相模块的输出端连接，第一反相模块的输出端与第二反相模块的输入端连接；锁存器的一端连接在第一反相模块中两个串联的反相单元之间，锁存器的另一端连接在第二反相模块中两个串联的反相单元之间，锁存器的一端输出第一时钟信号，锁存器的另一端输出第二时钟信号。这样，在无需延时器件的情况下，实现了每个锁存器一端输出的时钟信号和另一端输出的时钟信号完全反向，且N个锁存器的一端(或N个锁存器的另一端)之间的相位互差360°/N，且在任何工艺角下，都不会出现延时不一致导致时钟信号不反向的情况出现，便于大大提高电荷泵电路的效率和减小芯片面积。
本发明实施例还公开了一种非易失性存储器，包括多个并联的电荷泵电路和至少一个上述的振荡器电路，至少一个振荡器电路为多个并联的电荷泵电路提供时钟信号。
本发明实施例的非易失性存储器包括以下优点：通过采用至少一个上述的振荡器电路为多个并联的电荷泵电路提供时钟信号。这样，由于振荡器电路在无需延时器件的情况下，实现了每个锁存器一端输出的时钟信号和另一端输出的时钟信号完全反向，且N个锁存器的一端(或N个锁存器的另一端)之间的相位互差360°/N，且在任何工艺角下，都不会出现延时不一致导致时钟信号不反向的情况出现，使得电荷泵电路的效率大大提高，非易失性存储器的芯片面积大大减小。
对于非易失性存储器实施例而言，由于其包括振荡器电路，所以描述的比较简单，相关之处参见振荡器电路实施例的部分说明即可。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种振荡器电路和一种非易失性存储器，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种振荡器电路，其特征在于，包括：
第一反相模块和第二反相模块，所述第一反相模块和所述第二反相模块分别包括N个相同的反相单元，N为大于0的整数，当N为奇数时，所述第一反相模块中的N个反相单元互相串联，所述第二反相模块中的N个反相单元互相串联，当N为偶数时，所述第一反相模块中的N个反相单元串联，所述第二反相模块中的N个反相单元串联，所述第一反相模块的输入端与所述第二反相模块的输出端连接，所述第一反相模块的输出端与所述第二反相模块的输入端连接；
N个锁存器，所述锁存器的一端连接在所述第一反相模块中两个串联的反相单元之间，所述锁存器的另一端连接在所述第二反相模块中两个串联的反相单元之间，所述锁存器的一端输出第一时钟信号，所述锁存器的另一端输出第二时钟信号。
2.根据权利要求1所述的振荡器电路，其特征在于，所述反相单元包括至少一个反相器。
3.根据权利要求2所述的振荡器电路，其特征在于，所述反相器为具有尾电流源限制的反相器。
4.根据权利要求1所述的振荡器电路，其特征在于，所述锁存器包括两个反相器，所述两个反相器互相串联。
5.一种非易失性存储器，其特征在于，包括多个并联的电荷泵电路和至少一个权利要求1-4中任一项所述的振荡器电路，所述至少一个振荡器电路为所述多个并联的电荷泵电路提供时钟信号。
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