CN112165250B - 一种电荷泵电路、芯片及通信终端 - Google Patents

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Abstract

本发明公开了一种电荷泵电路、芯片及通信终端。该电荷泵电路包括相位时钟产生模块、加速响应控制模块以及多路子电荷泵模块。通过相位时钟产生模块产生多个相位差固定的时钟信号，以对应控制多路子电荷泵模块产生输出电压，通过加速响应控制模块对各个子电荷泵模块的输出电压进行检测，并分别向相位时钟产生模块以及各个子电荷泵模块输出逻辑信号，以改变相位时钟产生模块输出的时钟信号的频率，减少各个子电荷泵模块中电容的充放电时间。该电荷泵电路不仅能够实现各个子电荷泵模块的输出电压的快速建立，而且能够极大地减小电荷泵电路从输入电源汲取的峰值电流，减轻了电荷泵电路对输入电源以及输出电压造成的较大纹波。

Description

一种电荷泵电路、芯片及通信终端
技术领域
本发明涉及一种电荷泵电路，同时也涉及包括该电荷泵电路的集成电路芯片及相应的通信终端，属于模拟集成电路领域。
背景技术
传统的电荷泵电路依赖于外部电源供电，该外部电源可以采用低压差线性稳压器或直流-直流电源实现。如图1所示，当采用低压差线性稳压器同时为电荷泵电路与高精度电路进行供电时，由于电荷泵电路自身的特点，当其内部开关进行切换时，往往会伴随着较大的瞬态峰值电流。如果该峰值电流过大，不仅会影响供电系统的电源稳定性，而且还会影响其它高精度电路的精度。例如，高精度数模转换器的有效位数，精密运算放大器的输出失调电压等都会受其影响。
随着集成电路集成度的不断提高，电荷泵电路越来越多地被集成在芯片内部，但是由于电荷泵电路对电源要求较高，为了减小电荷泵电路对电源的纹波干扰，一般需要在其电源端口增加片外大电容。这意味着不仅增加了供电系统成本，而且降低了整个系统的可靠性。
专利号为ZL 201810049855.1的中国发明专利中公开了一种电荷泵电路。该电路的工作原理是通过将电荷泵拆分成N级子电荷泵电路，然后利用延时将时钟信号进行逐一延时，为N级子电荷泵提供相应的时钟信号，再通过调控单元检测电荷泵输出电压纹波大小，进而调整延时以降低电荷泵输出电压纹波的目的。但是，为了降低电荷泵电路输出的电压纹波，子电荷泵电路的数目就会增加，这样不但导致电路复杂度提升，而且会增大输入电源的峰值电流。
发明内容
本发明所要解决的首要技术问题在于提供一种电荷泵电路。
本发明所要解决的另一技术问题在于提供一种包括上述电荷泵电路的集成电路芯片及通信终端。
为了实现上述目的，本发明采用下述的技术方案：
根据本发明实施例的第一方面，提供一种电荷泵电路，包括相位时钟产生模块、加速响应控制模块以及多路子电荷泵模块，所述相位时钟产生模块的输出端连接每一个子电荷泵模块的时钟控制端，所述多路子电荷泵模块并联后对应连接输入电源端和输出电压端，所述输出电压端连接所述加速响应控制模块的输入端，所述加速响应控制模块的输出端连接所述相位时钟产生模块和所述每一个子电荷泵模块的输入端；
所述相位时钟产生模块产生多个相位差固定的时钟信号,对应控制所述多路子电荷泵模块产生输出电压，同时通过所述加速响应控制模块对所述输出电压进行检测后，分别向所述相位时钟产生模块以及各个子电荷泵模块输出逻辑信号，使得在所述输出电压未达到目标值时，所述相位时钟产生模块产生加速时钟信号以控制所述输出电压快速建立，以及在所述输出电压达到目标值时，所述相位时钟产生模块控制各个子电荷泵模块维持正常的输出电压。
其中较优地，所述相位时钟产生模块包括第一反相器和多个由第一NMOS管、第一电容、第二电容、输出节点以及第二反相器组成的相位时钟子电路；其中，所述第一反相器的输入端连接所述加速响应控制模块的输出端，所述第一反相器的输出端连接每个第一NMOS管的栅极，每个第一NMOS管的漏极与相应的输出节点之间对应串接所述第一电容，每个第一NMOS管的源极接地，每个输出节点连接相应的子电荷泵模块，并且每个输出节点到地之间对应串接所述第二电容，每个所述第二反相器级联并对应连接电源和地后首尾相连形成环形振荡器。
其中较优地，所述第二反相器包括第一PMOS管和第二NMOS管，所述第一PMOS管和所述第二NMOS管的栅极和漏极对应连接，所述第一PMOS管的源极连接电源，所述第二NMOS管的源极接地。
其中较优地，根据所述加速响应控制模块向所述相位时钟产生模块输出的逻辑信号的状态，改变所述相位时钟产生模块输出节点的负载电容的大小，以调节所述环形振荡器产生的多个相位差固定的时钟信号的振荡频率的大小。
其中较优地，根据所述加速响应控制模块向所述相位时钟产生模块输出的逻辑信号的状态，改变每个所述第二反相器中的开关管的宽长比，以改变所述第二反相器的等效电阻，实现调节所述环形振荡器产生的多个相位差固定的时钟信号的振荡频率的大小。
其中较优地，当每一个所述子电荷泵模块提供高于输入电源的电压输出时，每一个子电荷泵模块包括第三NMOS管、第四NMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一选择开关、第二选择开关、第三选择开关、第四选择开关和第三电容、第四电容、第五电容、第六电容和第八电容，所述第三NMOS管的衬底端与源极、所述第四NMOS管的衬底端与源极分别连接输入电源，所述第三NMOS管的栅极分别连接所述第四NMOS管的漏极、所述第四电容的一个极板以及所述第二PMOS管的漏极，所述第三NMOS管的漏极分别连接所述第四NMOS管的栅极、所述第三电容的一个极板以及所述第三PMOS管的漏极，所述第二PMOS管的衬底端与源极、所述第三PMOS管的衬底端与源极、所述第四PMOS管的衬底端与源极和所述第五PMOS管的衬底端与源极分别连接输出电压端和所述第八电容的一端，所述第八电容的另一端接地，所述第二PMOS管的栅极分别连接所述第六电容的一个极板、所述第四PMOS管的漏极和所述第五PMOS管的栅极，所述第三PMOS管的栅极分别连接所述第五电容的一个极板、所述第五PMOS管的漏极和所述第四PMOS管的栅极，所述第三电容、所述第四电容、所述第五电容和所述第六电容的另一个极板连接相应的选择开关的动端，所述选择开关的动端分别对应连接各自的时钟控制端，所述选择开关的时钟控制端对应连接所述相位时钟产生模块的同一个输出节点，所述选择开关的一个静端连接电源，另一个静端连接接地端，所述选择开关的响应控制端分别连接所述加速响应控制模块的输出端，所述加速响应控制模块的输入端连接所述输出电压端。
其中较优地，所述相位时钟产生模块中同一个输出节点输出的时钟信号控制相应的选择开关的导通和关断时，第一时钟信号和第三时钟信号、第二时钟信号和第四时钟信号为非交叠时钟信号，其非交叠时间为Tnov1；第一时钟信号和第二时钟信号、第三时钟信号和第四时钟信号为非交叠时钟信号，其非交叠时间分别为Tnov3和Tnov2，各非交叠时间满足关系为Tnov2＝2*Tnov1+Tnov3。
其中较优地，当每一个所述子电荷泵模块提供低于接地电压的电压输出时，将每一个子电荷泵模块中的所述第三NMOS管和所述第四NMOS管对应替换为第五NMOS管和第六NMOS管，将所述第二PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管对应替换为第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管。
其中较优地，每一个选择开关包括第十PMOS管、第七NMOS管、或门、与门、第三反相器以及至少一个第十一PMOS管和至少一个第八NMOS管，所述第十PMOS管、所述第七NMOS管的栅极连接以作为选择开关的时钟控制端，用于连接所述相位时钟产生模块的一个输出节点，所述第十PMOS管、所述第七NMOS管的栅极对应连接所述或门和所述与门的一个输入端，所述第十PMOS管与所述第七NMOS管的漏极、每个第十一PMOS管与对应的第八NMOS管的漏极相互连接后作为选择开关的动端，用于连接相应的电容的另一个极板，所述第十PMOS管与每个第十一PMOS管的源极分别连接电源，所述第七NMOS管与每个第八NMOS管的源极分别接地，每个第十一PMOS管的栅极连接所述或门的输出端，每个第八NMOS管的栅极连接所述与门的输出端，所述或门的另一个输入端连接所述第三反相器的输出端，所述与门的另一个输入端连接所述第三反相器的输入端和所述加速响应控制模块的输出端。
其中较优地，所述加速响应控制模块包括第一电阻、第二电阻和迟滞比较器，所述第一电阻的一端分别连接各个子电荷泵模块的输出电压端，所述第一电阻的另一端分别连接所述第二电阻的一端、所述迟滞比较器的反相输入端，所述第二电阻的另一端接地，所述迟滞比较器的正相输入端连接参考电压，所述迟滞比较器的输出端分别连接所述第一反相器的输入端、各个子电荷泵模块中的第三反相器的输入端。
根据本发明实施例的第二方面，提供一种集成电路芯片，包括上述的电荷泵电路。
根据本发明实施例的第三方面，提供一种通信终端，包括上述的电荷泵电路。
本发明所提供的电荷泵电路通过相位时钟产生模块产生多个相位差固定的时钟信号，以对应控制多路子电荷泵模块产生输出电压，并通过加速响应控制模块对各个子电荷泵模块的输出电压进行检测，并分别向相位时钟产生模块以及各个子电荷泵模块输出逻辑信号，以改变相位时钟产生模块输出的时钟信号的频率，和减少各个子电荷泵模块中电容的充放电时间。该电荷泵电路不仅能够实现各个子电荷泵模块的输出电压的快速建立，而且能够极大地减小电荷泵电路从输入电源汲取的峰值电流，减轻了电荷泵电路对输入电源以及输出电压造成的较大的纹波，从而减少了输入电源对片外电容的依赖。
附图说明
图1为现有电荷泵电路的典型应用框图；
图2为本发明实施例提供的电荷泵电路结构框图；
图3为本发明实施例提供的电荷泵电路中，相位时钟产生模块的电路原理图；
图4为本发明实施例提供的电荷泵电路中，每一个子电荷泵模块的一种电路原理图；
图5为本发明实施例提供的电荷泵电路的一种时序示意图；
图6为本发明实施例提供的电荷泵电路中，每一个子电荷泵模块的另一种电路原理图；
图7为本发明实施例提供的电荷泵电路中，每一个子电荷泵模块的选择开关的电路原理图；
图8为本发明实施例提供的电荷泵电路中，加速响应控制模块的电路原理图。
具体实施方式
下面结合附图和具体实施例对本发明的技术内容做进一步的详细说明。
为了减轻电荷泵电路对输入电源造成的较大的纹波和噪声，以及减小输入电源对片外电容的依赖，降低供电系统成本并提升该系统的可靠性，以便稳定快速地产生电荷泵输出电压。如图2所示，本发明实施例提供了一种电荷泵电路，包括相位时钟产生模块101、加速响应控制模块105以及多路子电荷泵模块(例如图1示出的多路子电荷泵模块102、103、104)；相位时钟产生模块101的输出端连接每一个子电荷泵模块的时钟控制端，多路子电荷泵模块并联后对应连接输入电源端VIN和输出电压端VOUT，输出电压端VOUT连接加速响应控制模块105的输入端，加速响应控制模块105的输出端连接相位时钟产生模块101和每一个子电荷泵模块的输入端。
采用相位时钟产生模块101产生多个相位差固定的时钟信号,以对应控制多路子电荷泵模块产生输出电压，同时通过加速响应控制模块105对各个子电荷泵模块的输出电压进行检测，分别向相位时钟产生模块101以及各个子电荷泵模块输出逻辑信号，使得在多路子电荷泵模块的输出电压未达到目标值时，相位时钟产生模块101产生加速时钟信号控制各个子电荷泵模块的输出电压快速建立，以及在多路子电荷泵模块的输出电压达到目标值时，相位时钟产生模块101控制各个子电荷泵模块维持正常的输出电压。
需要强调的是，在本发明的不同实施例中，上述相位差可以分别为45度、60度、90度、120度或180度等，相应的子电荷泵模块的数量分别为8个、6个、4个、3个或2个等。在保证各个子电荷泵模块同一时刻接收的相位差固定的时钟信号的上升沿和下降沿不会重叠的前提下，可以灵活调整子电荷泵模块的数量。例如，针对图1示出的3路子电荷泵模块102、103、104，相应的相位差为360度/3＝120度，依此类推。
如图3所示，相位时钟产生模块101包括第一反相器INV1、多个由第一NMOS管(如第一NMOS管MN4～MN6)、第一电容(如电容C11～C31)、第二电容(如电容C1～C3)、输出节点以及第二反相器1010组成的相位时钟子电路。其中，第一反相器INV1的输入端连接加速响应控制模块105的输出端，第一反相器INV1的输出端分别连接每个第一NMOS管的栅极，每个第一NMOS管的漏极与相应的输出节点(输出节点PH1、PH2和PH3)之间对应串接第一电容，每个第一NMOS管的源极接地，每个输出节点连接相应的子电荷泵模块，并且每个输出节点到地之间对应串接第二电容，每个第二反相器1010级联并对应连接电源VDD和接地后首尾相连形成环形振荡器。其中，在保证各第二反相器1010产生的相位差固定的时钟信号的上升沿和下降沿不会重叠的前提下，可以灵活调整第二反相器1010的数量(与调整子电荷泵模块的数量类似，在此不予赘述)。
如图3所示，以相位时钟产生模块101产生3个相位差为120度的时钟信号为例。该相位时钟产生模块101包括第一反相器INV1、3个第一NMOS管MN4～MN6、3个第一电容C11～C31、3个第二电容C1～C3、3个输出节点PH1、PH2和PH3以及3个第二反相器1010。其中，第一反相器INV1的输入端连接加速响应控制模块105的输出端，第一反相器INV1的输出端分别连接3个第一NMOS管MN4～MN6的栅极，第一NMOS管MN4与输出节点PH1之间串接第一电容C11，第一NMOS管MN5与输出节点PH2之间串接第一电容C21，第一NMOS管MN6与输出节点PH3之间串接第一电容C31，3个第一NMOS管MN4～MN6的源极接地，3个输出节点PH1、PH2和PH3连接相应的子电荷泵模块，输出节点PH1到地之间串接第二电容C1，输出节点PH2到地之间串接第二电容C2，输出节点PH3到地之间串接第二电容C3，每个第二反相器1010级联并对应连接电源VDD和接地后首尾相连形成环形振荡器。
每个第二反相器包括第一PMOS管和第二NMOS管，第一PMOS管和第二NMOS管的栅极和漏极对应连接，第一PMOS管的源极连接电源，第二NMOS管的源极接地。如图3所示，以相位时钟产生模块101包括3个第二反相器为例，第一PMOS管MP1和第二NMOS管MN1、第一PMOS管MP2和第二NMOS管MN2、第一PMOS管MP3和第二NMOS管MN3分别组成了一级第二反相器，从而得到三级第二反相器；其中，级联之后的第二反相器首尾相连，即第三级第二反相器的第一PMOS管MP3和第二NMOS管MN3的漏极连接在一起后与第一级第二反相器的第一PMOS管MP1和第二NMOS管MN1的栅极连接。
其中，相位时钟产生模块101的输出节点PH1～PH3为相应的第二反相器1010的输出节点，第一电容C11～C31和第二电容C1～C3分别为每一个第二反相器1010的输出节点的负载电容，第一NMOS管MN4～MN6的栅电压为第一反相器INV1的输出，第一反相器INV接收加速响应控制模块105输出的逻辑信号。由于第二反相器1010组成的环形振荡器的振荡频率f有如下关系：
Figure BDA0002720399230000071
其中，Ron表示第二反相器1010的等效电阻，CL表示第二反相器1010输出节点的负载电容。当加速响应控制模块105输出的逻辑信号fast_en为高电平时，第一NMOS管MN4～MN6的栅电压为低电平，使得第一NMOS管MN4～MN6处于截止状态，此时每个第二反相器1010输出节点的负载电容为第二电容C1～C3，即输出节点PH1的负载电容为第二电容C1，输出节点PH2的负载电容为第二电容C2，输出节点PH3的负载电容为第二电容C3；当加速响应控制模块105输出的逻辑信号fast_en为低电平时，第一NMOS管MN4～MN6的栅电压为高电平，使得第一NMOS管MN4～MN6处于导通状态，此时每个第二反相器1010输出节点的负载电容为第二电容C1～C3和第一电容C11～C31，即输出节点PH1的负载等效电容为第二电容C1和第一电容C11并联，输出节点PH2的负载等效电容为第二电容C2和第一电容C21并联，输出节点PH3的负载等效电容为第二电容C3和第一电容C31并联。
由上述可知，加速响应控制模块105输出的逻辑信号为高电平时，其相对于加速响应控制模块105输出的逻辑信号为低电平，每个第二反相器1010输出节点的负载电容减小，使得环形振荡器输出的时钟信号的振荡频率增大，实现在多路子电荷泵模块的输出电压未达到目标值时，相位时钟产生模块101产生加速时钟信号控制各个子电荷泵模块的输出电压快速建立；相反，加速响应控制模块105输出的逻辑信号为低电平时，其相对于加速响应控制模块105输出的逻辑信号为高电平，每个第二反相器1010输出节点的负载电容增大，使得环形振荡器输出的时钟信号的振荡频率减小，实现在多路子电荷泵模块的输出电压达到目标值时，相位时钟产生模块101控制各个子电荷泵模块维持正常的输出电压。
因此，根据加速响应控制模块105输出的逻辑信号的状态，通过改变每个第二反相器1010输出节点的负载电容的大小，实现调节环形振荡器产生的多个相位差固定的时钟信号的振荡频率的大小，基于相位时钟产生模块101输出的相位差为120度的时钟信号，不仅实现控制各个子电荷泵模块产生输出电压，还减小了在同一时刻输入电源对各个子电荷泵模块中充电电容的个数，因此在同一时刻各个子电荷泵模块从输入电源上分时抽取电流，减小了各个子电荷泵模块从输入电源汲取的峰值电流，从而降低输入电源上因为峰值电流过大而导致的输入电源纹波。
另外，根据加速响应控制模块105输出的逻辑信号的状态，还可以通过改变每个第二反相器1010中开关管(即第一PMOS管和第二NMOS管)的导电沟道的宽与长的比(简称为宽长比)，以改变第二反相器1010的等效电阻，实现调节环形振荡器产生的多个相位差固定的时钟信号的振荡频率的大小，在此不再详述。
当每一个子电荷泵模块提供高于输入电源Vin的电压输出时，如图4所示，每一个子电荷泵模块包括第三NMOS管MN7、第四NMOS管MN8、第二PMOS管MP4、第三PMOS管MP5、第四PMOS管MP6、第五PMOS管MP7、第一选择开关SW1、第二选择开关SW2、第三选择开关SW3、第四选择开关SW4和第三电容C4、第四电容C5、第五电容C6、第六电容C7和第八电容C8。每一个子电荷泵模块中的各部分连接关系如下：第三NMOS管MN7的衬底端与源极、第四NMOS管MN8的衬底端与源极分别连接输入电源Vin，第三NMOS管MN7的栅极分别连接第四NMOS管MN8的漏极、第四电容C5的一个极板A以及第二PMOS管MP4的漏极，第三NMOS管MN7的漏极分别连接第四NMOS管MN8的栅极、第三电容C4的一个极板B以及第三PMOS管MP5的漏极，第二PMOS管MP4的衬底端与源极、第三PMOS管MP5的衬底端与源极、第四PMOS管MP6的衬底端与源极和第五PMOS管MP7的衬底端与源极分别连接输出电压端VOUT和第八电容C8的一端，第八电容C8的另一端接地，第二PMOS管MP4的栅极分别连接第六电容C7的一个极板D、第四PMOS管MP6的漏极和第五PMOS管MP7的栅极，第三PMOS管MP5的栅极分别连接第五电容C6的一个极板C、第五PMOS管MP7的漏极和第四PMOS管MP6的栅极，第三电容C4的另一个极板连接第一选择开关SW1的动端，第四电容C5的另一个极板连接第二选择开关SW2的动端，第五电容C6的另一个极板连接第三选择开关SW3的动端，第六电容C7的另一个极板连接第四选择开关SW4的动端，第一选择开关SW1、第二选择开关SW2、第三选择开关SW3和第四选择开关SW4的动端分别对应连接各自的时钟控制端，第一选择开关SW1、第二选择开关SW2、第三选择开关SW3和第四选择开关SW4的时钟控制端对应连接相位时钟产生模块101的同一个输出节点，第一选择开关SW1、第二选择开关SW2、第三选择开关SW3和第四选择开关SW4的一个静端连接电源VDD，另一个静端连接接地端GND。第一选择开关SW1、第二选择开关SW2、第三选择开关SW3和第四选择开关SW4的响应控制端连接加速响应控制模块105的输出端，加速响应控制模块105输入端连接输出电压端VOUT。
当相位时钟产生模块101向每一个子电荷泵模块提供相位差为120度的时钟信号时，在每一个子电荷泵模块中，第一选择开关SW1、第二选择开关SW2、第三选择开关SW3和第四选择开关SW4从相位时钟产生模块101中的同一个输出节点分时接收时钟信号，即第一选择开关SW1通过时钟控制端接收第一时钟信号Φ1，第二选择开关SW2通过时钟控制端接收第二时钟信号Φ2，第三选择开关SW3通过时钟控制端接收第三时钟信号Φ3，第四选择开关SW4通过时钟控制端接收第四时钟信号Φ4。因此，选择开关SW1～SW4受相位时钟产生模块101中的同一个输出节点输出的时钟信号Φ1～Φ4控制，分时对电容C4～C7进行充放电，通过作为开关的第三NMOS管MN7、第四NMOS管MN8、第二PMOS管MP4、第三PMOS管MP5、第四PMOS管MP6和第五PMOS管MP7的导通和关断，将电容C4～C7上的电荷转移传输至第八电容C8上。通过时钟信号Φ1～Φ4分别控制选择开关SW1～SW4，分时对电容C4～C7进行充放电以减小同一时刻输入电源对各个子电荷泵模块中充电电容的个数，从而降低输入电源上因为峰值电流过大导致的输入电源纹波，减少了输入电源对片外电容的依赖。
如图5所示，通过相位时钟产生模块101中的同一个输出节点输出的时钟信号Φ1～Φ4控制选择开关SW1～SW4的导通和关断时，时钟信号Φ1～Φ4需要满足第一时钟信号Φ1和第三时钟信号Φ3、第二时钟信号Φ2和第四时钟信号Φ4为非交叠时钟信号，其非交叠时间为Tnov1；第一时钟信号Φ1和第二时钟信号Φ2、第三时钟信号Φ3和第四时钟信号Φ4也互为非交叠时钟信号，其非交叠时间分别为Tnov3和Tnov2，时钟信号Φ1～Φ4非交叠时间需要满足关系为Tnov2＝2*Tnov1+Tnov3。
基于以上非交叠时钟信号的控制，电容C4～C7都是分时进行充电的，因此减小了输入电源Vin在同一时刻的充电电容，进而减小了输入电源对电容C4～C7的充电电流和由此引起的输入电源纹波。具体地说，在初始状态时，由于所有时钟信号Φ1～Φ4为低电平，通过时钟控制端控制选择开关SW1～SW4的动端与接地端GND连接，使得第四电容C5和第三电容C4的极板A和B被第三NMOS管MN7、第四NMOS管MN8的体二极管充电至Vin电位，同理输出电压端VOUT和第五电容C6和第六电容C7的极板C和D初始电位均为输入电源Vin；假设C4＝C5＝C6＝C7＝C；因此，电容C4～C7初始存储电荷均为CVin。
当时钟信号Φ2和Φ3为低电平时，第四电容C5和第五电容C6分别与第二选择开关SW2、第三选择开关SW3相连的极板接到电源VDD进行充电，第四电容C5和第五电容C6处于充电状态，而且第四电容C5和第五电容C6的极板A和C电压为输入电源Vin+电源VDD。与此同时，时钟信号Φ1和Φ4为高电平时，第一选择开关SW1和第四选择开关SW4将第三电容C4和第六电容C7的与其相连的极板短路到接地端GND，第三电容C4和第六电容C7处于保持状态，而且第三电容C4和第六电容C7的极板B和D电压为输入电源Vin。此时，第三NMOS管MN7导通，第四NMOS管MN8截止，第二PMOS管MP4和第五PMOS管MP7导通，第三PMOS管MP5和第四PMOS管MP6截止，因此第五电容C6和第四电容C5中的电荷转移至第八电容C8中，给第八电容C8进行充电，第三电容C4和第六电容C7处于保持状态。
当时钟信号Φ2，Φ3由低电平跳变为高电平后，第四电容C5和第五电容C6与第二选择开关SW2、第三选择开关SW3相连的极板被短路到地，因为电容电压不能突变，第四电容C5和第五电容C6的电压差仍然为输入电源Vin，因此第四电容C5和第五电容C6的极板A和C的电压为输入电源Vin。此时，时钟信号Φ1和Φ4由高电平跳变为低电平，第三电容C4和第六电容C7分别与第一选择开关SW1和第四选择开关SW4相连的极板接至电源VDD，使得第三电容C4和第六电容C7的极板B和D的电压分别为输入电源Vin+电源VDD；因此第三NMOS管MN7截止，第四NMOS管MN8导通，第二PMOS管MP4和第五PMOS管MP7截止，第四PMOS管MP6和第三PMOS管MP5导通，分别将第三电容C4和第六电容C7中的电荷转移至第八电容C8中，给第八电容C8充电，第四电容C5和第五电容C6处于保持状态。
因此，基于非交叠时钟控制的选择开关SW1～SW4，使得第三电容C4和第六电容C7，以及第四电容C5和第五电容C6不会同时从电源VDD上汲取电流，使得该电源VDD的峰值电流会显著变小，但是在电荷传输过程中，是由第三电容C4和第六电容C7或者第四电容C5和第五电容C6共同向第八电容C8提供传输电荷，在时钟翻转的时刻，每次只有一个电容状态进行切换，使得每一个子电荷泵模块的输出电压VOUT的纹波也会显著减小；通过若干个时钟周期，最终达到VOUT＝Vin+VDD，从而使得每一个子电荷泵模块达到稳态输出，并实现输出高于输入电源的电压。例如，假设第四电容C5和第五电容C6处于向第八电容C8提供传输电荷的状态，第三电容C4和第六电容C7处于充电状态时，在时钟翻转的时刻，可以是第四电容C5先从传输状态切换到充电状态，然后第五电容C6从传输状态切换到充电状态，再是第三电容C4从充电状态切换到传输状态，最后是从充电状态切换到传输状态。
每一个子电荷泵模块除了可以提供高于输入电源Vin的电压输出，还可以提供低于接地电压VSS的电压输出。如图6所示，当需要提供低于接地电压VSS的电压输出时，只需要将每一个子电荷泵模块中的第三NMOS管MN7和第四NMOS管MN8对应替换为第六PMOS管MP8和第七PMOS管MP9,将第二PMOS管MP4、第三PMOS管MP5、第四PMOS管MP6和第五PMOS管MP7对应替换为第五NMOS管MN9、第六NMOS管MN10、第九NMOS管MN13和第十NMOS管MN14。该实现过程为上述每一个子电荷泵模块提供高于输入电源Vin的电压输出过程的反过程，在此不再详述。
为了能够使输出电压快速建立，选择开关SW1～SW4可以进行优化处理，即选择开关SW1～SW4是一个加速选择开关。如图7所示，每一个选择开关包括第十PMOS管MP12、第七NMOS管MN11、或门OR1、与门AND1、第三反相器INV2以及至少一个第十一PMOS管MP13和第八NMOS管MN12。该选择开关各部分连接关系如下：第十PMOS管MP12、第七NMOS管MN11的栅极连接在一起作为选择开关的时钟控制端，用于连接相位时钟产生模块101的某一个输出节点，以接收相位时钟产生模块101输出的时钟信号Φi(时钟信号Φ1～Φ4中任意一个时钟信号)；第十PMOS管MP12、第七NMOS管MN11的栅极还对应连接或门OR1和与门AND1的一个输入端，第十PMOS管MP12与第七NMOS管MN11的漏极、每个第十一PMOS管MP13与对应的第八NMOS管MN12的漏极相互连接在一起后作为选择开关的动端，用于连接相应的电容(电容C4～C7中某一个电容)的另一个极板，第十PMOS管MP12与每个第十一PMOS管MP13的源极分别连接电源VDD，第七NMOS管MN11与每个第八NMOS管MN12的源极分别接地，每个第十一PMOS管MP13的栅极连接或门OR1的输出端，每个第八NMOS管MN12的栅极连接与门的输出端，或门OR1的另一个输入端连接第三反相器INV2的输出端，与门AND1的另一个输入端连接第三反相器INV2的输入端和加速响应控制模块105的输出端。
当加速响应控制模块105检测到各个子电荷泵模块的输出电压未达到目标值时，加速响应控制模块105向第三反相器INV2输出的逻辑信号fast_en为高电平，当时钟信号Φi为高电平时，与门AND1输出为高电平，使得第七NMOS管MN11和至少一个第八NMOS管MN12并联，则各个子电荷泵模块对应的下拉电阻减小，即增大各个子电荷泵模块的输出电压端连接的第八电容R8的放电电流，减小放电路径上的导通电阻。同理，当时钟信号Φi为低电平时，或门OR11输出为低电平，使得输出电压VOUT的上拉电阻为第十PMOS管MP12和至少一个第十一PMOS管MP13并联阻抗，减小了各个子电荷泵模块对应的上拉电阻，即增大各个子电荷泵模块的输出电压端连接的第八电容R8的充电电流，减小充电路径上的导通电阻。
当时钟信号Φi的频率变高时，通过减小第三反相器INV2导通阻抗的方式提高各个子电荷泵模块对C4～C7在高频时钟信号控制下的充电速度，从而减小各个子电荷泵模块的输出电压的建立时间。同时，当各个子电荷泵模块的输出电压达到稳态值后，逻辑信号为0，时钟信号Φi为低电平和高电平时，第三反相器INV2的导通阻抗分别由第十PMOS管MP12、第七NMOS管MN11的导通电阻决定，此时时钟信号Φi的频率降低，选择开关的上下拉电阻增大，只要满足不影响各个子电荷泵模块充电性能即可。因此，在各个子电荷泵模块的输出电压达到稳态之后，由于选择开关上下拉电阻增加，使得电容C4～C7从电源汲取电流的速度变慢，可以进一步减小输入电源在电荷泵电路工作时的峰值电流。
如图8所示，加速响应控制模块105包括第一电阻R1、第二电阻R0和迟滞比较器Comp；第一电阻R1的一端连接各个子电荷泵模块的输出电压端VOUT，第一电阻R1的另一端分别连接第二电阻R0的一端、迟滞比较器Comp的反相输入端，第二电阻R0的另一端接地，迟滞比较器Comp的正相输入端连接参考电压VREF，迟滞比较器Comp的输出端连接相位时钟产生模块101的第一反相器INV1的输入端、各个子电荷泵模块的第三反相器INV2的输入端。
通过加速响应检测模块105实现对各个子电荷泵模块的输出电压进行检测，当各个子电荷泵模块的输出电压未达到目标值时，迟滞比较器Comp输出逻辑信号fast_en为高电平，并输出至相位时钟产生模块101和各个子电荷泵模块中。在相位时钟产生模块中，改变环形振荡器的振荡频率，在各个子电荷泵模块中，调节电容充放电的速度，从而使各个子电荷泵模块的输出电压快速建立。当各个子电荷泵模块的输出电压达到目标值时，迟滞比较器Comp输出逻辑信号fast_en为低电平，使电荷泵电路处于低峰值电流，低功耗状态运行。其中，为了便于判断各个子电荷泵模块的输出电压是否达到目标值，可以在迟滞比较器Comp中设置阈值翻转电压，该阈值翻转电压为VREF(1+R1/R0)，调整第一电阻R1、第二电阻R0的比例，可以设置阈值翻转电压，若各个子电荷泵模块的输出电压达到阈值翻转电压，则认为各个子电荷泵模块的输出电压达到目标值。
需要说明的是，本发明实施例提供的电荷泵电路可以被用在模拟集成电路芯片中。对于该模拟集成电路芯片中电荷泵电路的具体结构，在此不再一一详述。
上述电荷泵电路还可以被用在各类通信终端中，作为模拟集成电路的重要组成部分。这里所说的通信终端是指可以在移动环境中使用，支持GSM、EDGE、TDD_LTE、FDD_LTE、5GNR等多种通信制式的计算机设备，包括移动电话、笔记本电脑、平板电脑、车载电脑等。此外，本发明所提供的技术方案也适用于其他模拟集成电路应用的场合，例如通信基站等。
与现有技术相比较，本发明所提供的电荷泵电路通过相位时钟产生模块产生多个相位差固定的时钟信号，以对应控制多路子电荷泵模块产生输出电压，通过加速响应控制模块对各个子电荷泵模块的输出电压进行检测，并分别向相位时钟产生模块以及各个子电荷泵模块输出逻辑信号，以改变相位时钟产生模块输出的时钟信号的频率，减少各个子电荷泵模块中电容的充放电时间。该电荷泵电路不仅能够实现各个子电荷泵模块的输出电压的快速建立，而且能够极大地减小电荷泵电路从输入电源汲取的峰值电流，减轻了电荷泵电路对输入电源以及输出电压造成的较大纹波，从而减少了输入电源对片外电容的依赖。
以上对本发明所提供的电荷泵电路、芯片及通信终端进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质内容的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。

Claims (12)

1.一种电荷泵电路，其特征在于包括相位时钟产生模块、加速响应控制模块以及多路子电荷泵模块，所述相位时钟产生模块的输出端连接每一个子电荷泵模块的时钟控制端，所述多路子电荷泵模块并联后对应连接输入电源端和输出电压端，所述输出电压端连接所述加速响应控制模块的输入端，所述加速响应控制模块的输出端连接所述相位时钟产生模块和所述每一个子电荷泵模块的输入端；
所述相位时钟产生模块产生多个相位差固定的时钟信号,对应控制所述多路子电荷泵模块产生输出电压，同时通过所述加速响应控制模块对所述输出电压进行检测后，分别向所述相位时钟产生模块以及各个子电荷泵模块输出逻辑信号，使得在所述输出电压未达到目标值时，所述相位时钟产生模块产生加速时钟信号以控制所述输出电压快速建立，以及在所述输出电压达到目标值时，所述相位时钟产生模块控制各个子电荷泵模块维持正常的输出电压。
2.如权利要求1所述的电荷泵电路，其特征在于：
所述相位时钟产生模块包括第一反相器和多个由第一NMOS管、第一电容、第二电容、输出节点以及第二反相器组成的相位时钟子电路；其中，所述第一反相器的输入端连接所述加速响应控制模块的输出端，所述第一反相器的输出端连接每个第一NMOS管的栅极，每个第一NMOS管的漏极与相应的输出节点之间对应串接所述第一电容，每个第一NMOS管的源极接地，每个输出节点连接相应的子电荷泵模块，并且每个输出节点到地之间对应串接所述第二电容，每个所述第二反相器级联并对应连接电源和地后首尾相连形成环形振荡器。
3.如权利要求2所述的电荷泵电路，其特征在于：
所述第二反相器包括第一PMOS管和第二NMOS管，所述第一PMOS管和所述第二NMOS管的栅极和漏极对应连接，所述第一PMOS管的源极连接电源，所述第二NMOS管的源极接地。
4.如权利要求1～3中任意一项所述的电荷泵电路，其特征在于：
根据所述加速响应控制模块向所述相位时钟产生模块输出的逻辑信号的状态，改变所述相位时钟产生模块输出节点的负载电容的大小，以调节环形振荡器产生的多个相位差固定的时钟信号的振荡频率的大小。
5.如权利要求1～3中任意一项所述的电荷泵电路，其特征在于：
根据所述加速响应控制模块向所述相位时钟产生模块输出的逻辑信号的状态，改变每个第二反相器中的开关管的宽长比，以改变所述第二反相器的等效电阻，实现调节环形振荡器产生的多个相位差固定的时钟信号的振荡频率的大小。
6.如权利要求1所述的电荷泵电路，其特征在于：
当每一个所述子电荷泵模块提供高于输入电源的电压输出时，每一个子电荷泵模块包括第三NMOS管、第四NMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一选择开关、第二选择开关、第三选择开关、第四选择开关和第三电容、第四电容、第五电容、第六电容和第八电容，所述第三NMOS管的衬底端与源极、所述第四NMOS管的衬底端与源极分别连接输入电源，所述第三NMOS管的栅极分别连接所述第四NMOS管的漏极、所述第四电容的一个极板以及所述第二PMOS管的漏极，所述第三NMOS管的漏极分别连接所述第四NMOS管的栅极、所述第三电容的一个极板以及所述第三PMOS管的漏极，所述第二PMOS管的衬底端与源极、所述第三PMOS管的衬底端与源极、所述第四PMOS管的衬底端与源极和所述第五PMOS管的衬底端与源极分别连接输出电压端和所述第八电容的一端，所述第八电容的另一端接地，所述第二PMOS管的栅极分别连接所述第六电容的一个极板、所述第四PMOS管的漏极和所述第五PMOS管的栅极，所述第三PMOS管的栅极分别连接所述第五电容的一个极板、所述第五PMOS管的漏极和所述第四PMOS管的栅极，所述第三电容、所述第四电容、所述第五电容和所述第六电容的另一个极板连接相应的选择开关的动端，所述选择开关的动端分别对应连接各自的时钟控制端，所述选择开关的时钟控制端对应连接所述相位时钟产生模块的同一个输出节点，所述选择开关的一个静端连接电源，另一个静端连接接地端，所述选择开关的响应控制端分别连接所述加速响应控制模块的输出端，所述加速响应控制模块的输入端连接所述输出电压端。
7.如权利要求6所述的电荷泵电路，其特征在于：
每一个选择开关包括第十PMOS管、第七NMOS管、或门、与门、第三反相器以及至少一个第十一PMOS管和至少一个第八NMOS管，所述第十PMOS管、所述第七NMOS管的栅极连接以作为选择开关的时钟控制端，用于连接所述相位时钟产生模块的一个输出节点，所述第十PMOS管、所述第七NMOS管的栅极对应连接所述或门和所述与门的一个输入端，所述第十PMOS管与所述第七NMOS管的漏极、每个第十一PMOS管与对应的第八NMOS管的漏极相互连接后作为选择开关的动端，用于连接相应的电容的另一个极板，所述第十PMOS管与每个第十一PMOS管的源极分别连接电源，所述第七NMOS管与每个第八NMOS管的源极分别接地，每个第十一PMOS管的栅极连接所述或门的输出端，每个第八NMOS管的栅极连接所述与门的输出端，所述或门的另一个输入端连接所述第三反相器的输出端，所述与门的另一个输入端连接所述第三反相器的输入端和所述加速响应控制模块的输出端。
8.如权利要求1所述的电荷泵电路，其特征在于：
所述相位时钟产生模块中同一个输出节点输出的时钟信号控制相应的选择开关的导通和关断时，第一时钟信号和第三时钟信号、第二时钟信号和第四时钟信号为非交叠时钟信号，其非交叠时间为Tnov1；第一时钟信号和第二时钟信号、第三时钟信号和第四时钟信号为非交叠时钟信号，其非交叠时间分别为Tnov3和Tnov2，各非交叠时间满足关系为Tnov2＝2*Tnov1＋Tnov3。
9.如权利要求1所述的电荷泵电路，其特征在于：
当每一个所述子电荷泵模块提供低于接地电压的电压输出时，将每一个子电荷泵模块中的第三NMOS管和第四NMOS管对应替换为第五NMOS管和第六NMOS管，将第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管对应替换为第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管。
10.如权利要求1所述的电荷泵电路，其特征在于：
所述加速响应控制模块包括第一电阻、第二电阻和迟滞比较器，所述第一电阻的一端分别连接各个子电荷泵模块的输出电压端，所述第一电阻的另一端分别连接所述第二电阻的一端、所述迟滞比较器的反相输入端，所述第二电阻的另一端接地，所述迟滞比较器的正相输入端连接参考电压，所述迟滞比较器的输出端分别连接第一反相器的输入端、各个子电荷泵模块中的第三反相器的输入端。
11.一种集成电路芯片，其特征在于包括权利要求1～10中任意一项所述的电荷泵电路。
12.一种通信终端，其特征在于包括权利要求1～10中任意一项所述的电荷泵电路。
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