KR20230084304A

KR20230084304A - 차지 펌프 회로, 칩 및 통신 단말기

Info

Publication number: KR20230084304A
Application number: KR1020237015987A
Authority: KR
Inventors: 천양 가오; 성 린
Original assignee: 반칩 (톈진) 테크놀로지 컴퍼니 리미티드
Priority date: 2020-10-12
Filing date: 2021-08-18
Publication date: 2023-06-12
Also published as: EP4228136A1; WO2022078059A1; US20230291310A1; JP2023546065A; CN112165250B; CN112165250A

Abstract

본 발명은 차지 펌프 회로, 칩 및 통신 단말기를 개시한다. 차지 펌프 회로는 위상 클럭 생성 모듈, 가속 응답 제어 모듈 및 복수의 서브 차지 펌프 모듈을 포함한다. 위상 클럭 생성 모듈을 통해 위상 차가 고정된 복수의 클럭 신호를 생성하여 복수의 서브 차지 펌프 모듈이 출력 전압을 생성하도록 대응하여 제어하며, 가속 응답 제어 모듈을 통해 각 서브 차지 펌프 모듈의 출력 전압을 검출하고, 위상 클럭 생성 모듈 및 각 서브 차지 펌프 모듈에 각각 논리 신호를 출력하여 위상 클럭 생성 모듈에서 출력되는 클럭 신호의 주파수를 변화시키고, 각 서브 차지 펌프 모듈에서 커패시터의 충방전 시간을 줄인다. 본 발명을 이용하면, 차지 펌프 회로가 입력 전원으로부터 흡수하는 피크 전류를 효과적으로 감소시킬 수 있고, 입력 전원 및 출력 전압 신호에 대한 차지 펌프 회로의 리플 간섭을 줄일 수 있다.

Description

차지 펌프 회로, 칩 및 통신 단말기

본 발명은 차지 펌프 회로에 관한 것이며, 동시에 이를 포함한 집적 회로 칩 및 이에 상응하는 통신 단말기에 관한 것으로, 아날로그 집적 회로 분야에 속한다.

종래의 차지 펌프 회로는 저전압 차 선형 전압 조정기 또는 직류-직류 전원으로 구현할 수 있는 외부 전원 공급 장치에 의존하고 있다. 도 1에 도시된 바와 같이, 저전압 차 선형 전압 조정기를 사용하여 차지 펌프 회로와 고정밀도 회로에 동시에 전원을 공급하는 경우, 차지 펌프 회로 자체의 특성으로 인해 내부 스위치를 전환할 때 비교적 큰 과도 피크 전류가 수반되는 경우가 많다. 이 피크 전류가 너무 크면 전원 공급 시스템의 전원 안정성 뿐만 아니라 다른 고정밀 회로의 정확도에도 영향을 준다. 예를 들어, 고정밀 디지털 아날로그 변환기의 유효 비트 수 및 정밀 연산 증폭기의 출력 불균형 전압 등이 모두 영향을 받는다.

집적회로의 집적도가 지속적으로 향상됨에 따라, 차지 펌프 회로는 칩 내부에 점점 더 많이 집적되고 있으며, 차지 펌프 회로는 전원에 대한 요구가 비교적 높기 때문에 차지 펌프 회로가 전원에 대한 리플 간섭을 줄이기 위해서는 일반적으로 전원 포트에 칩외 대용량 커패시터를 추가해야 한다. 이는 전력 공급 시스템의 비용을 증가시킬 뿐만 아니라 전체 시스템의 신뢰성을 떨어뜨린다는 것을 의미한다.

특허 번호가 ZL 201810049855.1인 중국 발명 특허에는 차지 펌프 회로가 개시되어 있다. 이 회로의 작동 원리는 차지 펌프를 N급 서브 차지 펌프 회로로 분할한 후, 지연 시간을 이용하여 클럭 신호를 하나씩 지연시켜 N급 서브 차지 펌프에 따른 클럭 신호를 공급하고, 다시 제어 장치를 통해 차지 펌프 출력 전압 리플의 크기를 검출하여, 차지 펌프 출력 전압 리플을 감소시키려는 목적으로 지연 시간을 조정한다. 그러나 차지 펌프 회로에서 출력되는 전압 리플을 줄이기 위해서는 서브 차지 펌프 회로의 수가 증가되기에 오히려 회로의 복잡성이 증가할 뿐만 아니라 입력 전원의 피크 전류도 증가된다.

본 발명이 해결하고자 하는 첫 번째 기술적 과제는 차지 펌프 회로를 제공하는 데 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는 상술한 차지 펌프 회로를 포함한 집적 회로 칩 및 통신 단말기를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명은 다음과 같은 기술적 방안을 채택한다.

본 발명의 실시예에 따른 제1 양태에서, 위상 클럭 생성 모듈, 가속 응답 제어 모듈 및 복수의 차지 펌프 모듈을 포함하는 차지 펌프 회로가 제공된다. 상기 위상 클럭 생성 모듈의 출력 단자는 각 서브 차지 펌프 모듈의 클럭 제어 단자에 연결되고, 상기 복수의 서브 차지 펌프 모듈이 병렬로 연결된 후 입력 전원 단자 및 출력 전압 단자에 대응하여 연결되며, 상기 출력 전압 단자는 상기 가속 응답 제어 모듈의 입력 단자에 연결되고, 상기 가속 응답 제어 모듈의 출력 단자는 상기 위상 클릭 생성 모듈 및 각 서브 차지 펌프 모듈의 입력 단자에 연결된다.

상기 위상 클럭 생성 모듈은 위상 차가 고정된 복수의 클럭 신호를 생성하여 상기 복수의 서브 차지 펌프 모듈이 출력 전압을 생성하도록 대응하여 제어함과 동시에, 상기 가속 응답 제어 모듈을 통해 상기 출력 전압을 검출한 후 상기 위상 클럭 생성 모듈 및 각 서브 차지 펌프 모듈로 각 논리 신호를 출력한다. 상기 출력 전압이 목표치에 도달하지 않았을 경우, 상기 위상 클럭 생성 모듈은 가속 클럭 신호를 생성하여 상기 출력 전압을 신속하게 생성하고, 상기 출력 전압이 목표치에 도달했을 경우, 상기 위상 클럭 생성 모듈이 각 서브 차지 펌프 모듈을 제어하여 정상적인 출력 전압을 유지한다.

바람직하게는, 상기 위상 클럭 생성 모듈은 제1 NMOS 관, 제1 커패시터, 상기 제2 커패시터, 출력 노드 및 제2 인버터로 이루어진 복수의 위상 클럭 서브 회로와 제1 인버터를 포함한다. 여기서, 상기 제1 인버터의 입력 단자는 상기 가속 응답 제어 모듈의 출력 단자에 연결되며, 상기 제1 인버터의 출력 단자는 각 제1 NMOS 관의 게이트에 연결되고, 각 제1 NMOS 관의 드레인 전극과 상응하는 출력 노드 사이에는 상기 제1 커패시터가 대응하여 직렬 연결되고, 각 제1 NMOS 관의 소스 전극은 접지되며, 각 출력 노드에 상응하는 서브 차지 펌프가 연결되고, 각 출력 노드와 지면 사이에 상기 제2 커패시터가 대응하여 직렬 연결되며, 각 상기 제2 인버터는 캐스케이드 되어 전원 및 지면에 대응하여 연결되고 수미부가 연결되어 링 발진기를 형성한다.

바람직하게는, 상기 제2 인버터는 제1 PMOS 관 및 제2 NMOS 관을 포함하고, 상기 제1 PMOS 관은 제2 NMOS 관의 게이트 및 드레인 전극에 대응하여 연결되며, 상기 제1 PMOS 관의 소스 전극은 전원에 연결되고, 상기 제2 NMOS 관의 소스 전극은 접지된다.

바람직하게는, 상기 가속 응답 제어 모듈이 상기 위상 클럭 생성 모듈로 출력하는 논리 신호의 상태에 따라, 상기 위상 클럭 생성 모듈의 출력 노드에 있는 부하 커패시터의 크기를 변경하여 상기 링 발진기에서 생성하는 위상 차가 고정된 복수의 클럭 신호의 발진 주파수의 크기를 조절한다.

바람직하게는, 상기 가속 응답 제어 모듈이 상기 위상 클럭 생성 모듈로 출력하는 논리 신호의 상태에 따라, 각 상기 제2 인버터의 전환 관의 종횡비를 변경하여 상기 제2 인버터의 등가 저항을 변화시켜 상기 링 발진기에서 생성되는 위상 차가 고정된 복수의 클럭 신호의 발진 주파수의 크기를 조절한다.

바람직하게는, 각 상기 서브 차지 펌프 모듈이 입력 전원보다 높은 전압 출력을 제공할 경우, 각 서브 차지 펌프 모듈은 제3 NMOS 관, 제4 NMOS 관, 제2 PMOS 관, 제3 PMOS 관, 제4 PMOS 관, 제5 PMOS 관, 제1 선택 스위치, 제2 선택 스위치, 제3 선택 스위치, 제4 선택 스위치 및 제3 커패시터, 제4 커패시터, 제5 커패시터, 제6 커패시터 및 제8 커패시터를 포함한다. 상기 제3 NMOS 관의 기판 단자와 소스 전극, 상기 제4 NMOS 관의 기판 단자와 소스 전극은 각각 입력 전원에 연결되고, 상기 제3 NMOS 관의 그리드 전극은 상기 제4 NMOS 관의 드레인 전극, 상기 제4 커패시티의 한쪽 극판 및 상기 제2 PMOS 관의 드레인 전극에 각각 연결된다. 상기 제3 NMOS관의 드레인 전극은 상기 제4 NMOS 관의 그리드, 상기 제3 커패시티의 한쪽 극판 및 상기 제3 PMOS 관의 그리드 전극에 각각 연결되고, 상기 제2 PMOS 관의 기판 단자와 소스 전극, 상기 제3 PMOS 관의 기판 단자와 소스 전극, 상기 제4 PMOS 관의 기판 단자와 소스 전극 및 상기 제5 PMOS 관의 기판 단자와 소스 전극은 각각 출력 전압 단자 및 상기 제8 커패시티의 일단에 연결된다. 상기 제8 커패시티의 타단은 접지되고, 상기 제2 PMOS 관의 그리드는 상기 제6 커패시터의 한쪽 극판, 상기 제4 PMOS 관의 드레인 전극 및 상기 제5 PMOS 관의 그리드에 각각 연결된다. 상기 제3 PMOS 관의 그리드는 상기 제5 커패시터의 한쪽 극판, 상기 제5 PMOS 관의 드레인 전극 및 상기 제4 PMOS 관의 그리드에 각각 연결되고, 상기 제3 커패시터, 상기 제4 커패시터, 상기 제5 커패시터 및 상기 제6 커패시터의 다른 쪽 극판은 상응하는 선택 스위치의 작동 단자에 연결된다. 상기 선택 스위치의 작동 단자는 클럭 제어 단자에 각각 대응하여 연결되고, 상기 선택 스위치의 클럭 제어 단자는 상기 위상 클럭 생성 모듈의 동일한 출력 노드에 대응하여 연결된다. 상기 선택 스위치는, 한쪽 정지 단자가 전원에 연결되고 다른쪽 정지 단자가 접지 단자에 연결된다. 상기 선택 스위치의 응답 제어 단자는 상기 가속 응답 제어 모듈의 출력 단자에 각각 연결되고, 상기 가속 응답 제어 모듈의 입력 단자는 상기 출력 전압 단자에 연결된다.

바람직하게는, 상기 위상 클럭 생성 모듈의 동일한 출력 노드에서 출력되는 클럭 신호가 상응하는 선택 스위치의 온/오프를 제어할 경우, 제1 클럭 신호와 제3 클럭 신호, 제2 클럭 신호와 제4 클럭 신호는 중복되지 않는 클럭 신호이고, 그 중복되지 않는 시간은 Tnov1이다. 제1 클럭 신호와 제2 클럭 신호, 제3 클럭 신호와 제4 클럭 신호는 중복되지 않는 클럭 신호이며, 그 중복되지 않는 시간은 각각 Tnov3 및 Tnov2이고, 각각의 중복되지 않는 시간은 Tnov2=2xTnov1+Tnov3 관계를 만족시킨다.

바람직하게는, 각 상기 서브 차지 펌프 모듈이 접지 전압보다 낮은 전압 출력을 제공할 경우, 각 서브 차지 펌프 모듈 중의 상기 제3 NMOS 관 및 제4 NMOS 관은 제5 NMOS 관 및 제6 NMOS 관으로 대응하여 교체되고, 상기 제2 PMOS 관, 상기 제3 PMOS 관, 상기 제4 PMOS 관 및 상기 제5 PMOS 관은 제6 PMOS 관, 제7 PMOS 관, 제8 PMOS 관 및 제9 PMOS 관으로 대응하여 교체된다.

바람직하게, 각 선택 스위치는 제10 PMOS관, 제7 NMOS관, OR 게이트, AND 게이트, 제3 인버터, 적어도 하나의 제11 PMOS 관 및 적어도 하나의 제8 NMOS 관을 포함하며, 상기 위상 클럭 생성 모듈의 출력 노드를 연결하기 위한 선택 스위치의 클럭 제어 단자 역할을 하도록 상기 제10 PMOS 관, 상기 제7 NMOS 관의 그리드는 연결되며, 상기 제10 PMOS 관, 상기 제7 NMOS 관의 그리드는 상기 OR 게이트 및 상기 AND 게이트의 입력단에 대응하여 연결되고, 상응하는 커패시터의 다른 쪽 극판을 연결하기 위해 선택 스위치의 작동 단자 역할을 하도록 상기 제10 PMOS 관과 상기 제7 NMOS관의 드레인 전극, 각 제11 PMOS 관과 상응하는 제8 NMOS 관의 드레인 전극은 서로 연결되며, 상기 제10 PMOS 관과 각 제11 PMOS 관의 소스 전극은 각각 전원에 연결되고, 상기 제7 NMOS 관과 각 제8 NMOS 관의 소스 전극은 각각 접지되며, 각 제11 PMOS 관의 그리드는 상기 OR 게이트의 출력 단자에 연결되고, 각 제8 NMOS 관의 그리드는 상기 AND 게이트의 출력 단자에 연결되고, 상기 OR 게이트의 다른 입력 단자는 상기 제3 인버터의 출력 단자에 연결되며, 상기 AND 게이트의 다른 입력 단자는 상기 제3 인버터의 출력 단자 및 상기 가속 응답 제어 모듈의 출력 단자에 연결된다.

바람직하게는, 상기 가속 응답 제어 모듈은 제1 저항, 제2 저항 및 히스테리시스 비교기를 포함하고, 상기 제1 저항의 일단은 각 서브 차지 펌프 모듈의 출력 전압 단자에 각각 연결되며, 상기 제1 저항의 타단은 상기 제2 저항의 일단 및 상기 히스테리시스 비교기의 반전 입력 단자에 각각 연결되고, 상기 제2 저항의 타단은 접지된다. 상기 히스테리시스 비교기의 비반전 입력 단자는 기준 전압에 연결되고, 상기 히스테리시스 비교기의 출력 단자는 상기 제1 인버터의 입력 단자 및 각 서브 차지 펌프 모듈의 제3 인버터의 입력 단자에 각각 연결된다.

본 발명의 실시예에 따른 제2 양태에서, 상술한 차지 펌프 회로를 포함하는 집적 회로 칩이 제공된다.

본 발명의 실시예에 따른 제3 양태에서, 상술한 차지 펌프 회로를 포함하는 통신 단말기가 제공된다.

본 발명에서 제공하는 차지 펌프 회로는 위상 클럭 생성 모듈을 통해 위상차가 고정된 복수의 클럭 신호를 생성하여 복수의 서브 차지 펌프 모듈이 출력 전압을 생성하도록 대응하여 제어하고, 가속 응답 제어 모듈을 통해 각 서브 차지 펌프 모듈의 출력 전압을 검출하며, 위상 클럭 생성 모듈 및 각 서브 차지 펌프 모듈로 각각 논리 신호를 출력함으로써, 위상 클럭 생성 모듈에서 출력되는 클럭 신호의 주파수를 변화시키고, 각 서브 차지 펌프 모듈에서 커패시터의 충방전 시간을 줄인다. 본 발명을 이용하면, 차지 펌프 회로가 입력 전원으로부터 흡수하는 피크 전류를 효과적으로 감소시킬 수 있고, 입력 전원 및 출력 전압 신호에 대한 차지 펌프 회로의 리플 간섭을 줄일 수 있기 때문에, 입력 전원의 칩외 커패시터에 대한 의존도를 줄일 수 있다.

도 1은 기존 차지 펌프 회로의 전형적인 응용 블록도이다.
도 2는 본 발명의 실시예에서 제공되는 차지 펌프 회로의 구조를 나타내는 블록도이다.
도 3은 본 발명의 실시예에서 제공되는 차지 펌프 회로에 있어서, 위상 클럭 생성 모듈의 회로 원리도이다.
도 4는 본 발명의 실시예에서 제공되는 차지 펌프 회로에 있어서, 각 서브 차지 펌프 모듈의 회로 원리도이다.
도 5는 본 발명의 실시예에서 제공되는 차지 펌프 회로에 있어서, 타이밍을 나타내는 개략도이다.
도 6은 본 발명의 실시예에서 제공되는 차지 펌프 회로에 있어서, 각 서브 차지 펌프 모듈의 다른 회로 원리도이다.
도 7은 본 발명의 실시예에서 제공되는 차지 펌프 회로에 있어서, 각 서브 차지 펌프 모듈의 선택 스위치의 회로 원리도이다.
도 8은 본 발명의 실시예에서 제공되는 차지 펌프 회로에 있어서, 가속 응답 제어 모듈의 회로 원리도이다.

이하, 본 발명의 기술적 내용에 대하여 첨부 도면 및 구체적인 실시예를 결합하여 더욱 상세하게 설명한다.

입력 전원에 대한 차지 펌프 회로의 비교적 큰 리플 간섭 및 소음을 경감하고 입력 전원의 칩외 커패시터에 대한 의존도를 줄이고, 전원 공급 시스템의 비용을 절감하고 시스템의 신뢰성을 향상시키기 위해, 차지 펌프 출력 전압을 안정적이고 신속하게 생성하는 것을 목적으로 한다. 도 2에 도시된 바와 같이, 본 발명의 실시예는 먼저, 위상 클럭 생성 모듈(101), 가속 응답 제어 모듈(105) 및 복수의 서브 차지 펌프 모듈(예를 들어 도 1에 나타내는 복수의 서브 차지 펌프 모듈(102), 서브 차지 펌프 모듈(103), 서브 차지 펌프 모듈(104) 등)을 포함하는 차지 펌프 회로를 제공한다. 위상 클럭 생성 모듈(101)의 출력 단자는 각 서브 차지 펌프 모듈의 클럭 제어 단자에 연결되고, 복수의 서브 차지 펌프 모듈은 병렬로 연결되어 입력 전원 단자 VIN 및 출력 전압 단자 VOUT에 대응하여 연결된다. 출력 전압 단자 VOUT는 가속 응답 제어 모듈(105)의 입력 단자에 연결되고 가속 응답 제어 모듈(105)의 출력 단자는 위상 클럭 생성 모듈(101) 및 각 서브 차지 펌프 모듈의 입력 단자에 연결된다.

위상 클럭 생성 모듈(101)을 이용하여 위상 차가 고정된 복수의 클럭 신호를 생성하여 복수의 서브 차지 펌프 모듈의 출력 전압을 제어함과 동시에, 가속 응답 제어 모듈(105)을 통해 각 서브 차지 펌프 모듈의 출력 전압을 검출하여 위상 클럭 생성 모듈(101) 및 각 서브 차지 펌프 모듈에 각각 논리 신호를 출력한다. 이리 하여, 복수의 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달하지 못하였을 경우, 위상 클럭 생성 모듈(101)은 가속 클럭 신호를 생성하고 각 서브 차지 펌프 모듈은 신속하게 출력 전압을 생성하도록 제어한다. 또한, 복수의 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달하면, 위상 클럭 생성 모듈(101)은 각 서브 차지 펌프 모듈이 정상적인 출력 전압을 유지하도록 제어한다.

본 발명의 다른 실시예에서, 상기 위상 차는 각각 45도, 60도, 90도, 120도 또는 180도 등일 수 있으며, 상응하는 서브 차지 펌프 모듈의 수는 각각 8개, 6개, 4개, 3개 또는 2개 등임을 강조할 필요가 있다. 각 서브 차지 펌프 모듈이 동시에 수신하는 위상 차가 고정된 클럭 신호의 상승 에지와 하강 에지가 겹치지 않는다는 전제 하에 서브 차지 펌프 모듈의 수를 유연하게 조정할 수 있다. 예를 들어, 도 1에 표시된 3방향 차지 펌프 모듈(102), 차지 펌프 모듈(103), 차지 펌프 모듈(104)의 경우, 상응한 위상 차는 360도/3=120도이며, 이와 같이 유추된다.

도 3에 도시된 바와 같이, 위상 클럭 생성 모듈(101)은 제1 NMOS 관(예를 들어 제1 NMOS 관 MN4 내지 MN6), 제1 커패시터(예를 들어 커패시터 C11 내지 C31), 제2 커패시터(예를 들어, 커패시터 C1 내지 C3), 출력 노드 및 제2 인버터(1010)로 구성된 복수의 위상 클럭 서브 회로와 제1 인버터 INV1를 포함한다. 여기서, 제1 인버터 INV1의 입력 단자는 가속 응답 제어 모듈(105)의 출력 단자에 연결되고, 제1 인버터 INV1의 출력 단자는 각 제1 NMOS관의 그리드에 각각 연결되며, 각 제1 NMOS관의 드레인 전극과 상응하는 출력 노드(출력 노드 PH1, PH2 및 PH3) 사이에 제1 커패시터가 대응하여 직렬로 연결된다. 각 제1 NMOS관의 소스 전극은 접지되고, 각 출력 노드는 상응하는 서브 차지 펌프 모듈에 연결된다. 각 출력 노드로부터 지면 사이에는 제2 커패시터가 대응하여 직렬 연결되고, 각 제2 인버터(1010)는 캐스케이드 되어 전원 VDD에 대응하여 연결되고 접지된 후 수미부가 연결되어 링 발진기를 형성한다. 여기서, 각 제2 인버터(1010)에 의해 생성된 위상 차가 고정된 클럭 신호의 상승 에지와 하강 에지가 겹치지 않는다는 전제 하에 제2 인버터(1010)의 수(서브 차지 펌프 모듈의 수를 조정하는 것과 유사함으로, 여기서는 생략한다)를 유연하게 조정할 수 있다.

도 3에 도시된 바와 같이, 위상 클럭 생성 모듈(101)이 위상 차가 120도인 3개의 클럭 신호를 생성하는 것을 예로 들어 설명한다. 위상 클럭 생성 모듈(101)은 제1 인버터 INV1, 3개의 제1 NMOS 관 MN4 내지 MN6, 3개의 제1 커패시터 C11 내지 C31, 3개의 제2 커패시터 C1 내지 C3, 3개의 출력 노드 PH1, PH2 및 PH3, 및 3개의 제2 인버터(1010)를 포함한다. 여기서, 제1 인버터 INV1의 입력 단자는 가속 응답 제어 모듈(105)의 출력 단자에 연결되고, 제1 인버터 INV1의 출력 단자는 3개의 제1 NMOS 관 MN4 내지 MN6의 그리드에 각각 연결된다. 제1 NMOS 관 MN4와 출력 노드 PH1 사이에는 제1 커패시터 C11가 직렬 연결되고, 제1 NMOS 관 MN5와 출력 노드 PH2 사이에는 제1 커패시터 C21가 직결 연결되며, 제1 NMOS 관 MN6과 출력 노드 PH3 사이에는 제1 커패시터 C31가 직렬 연결된다. 3개의 제1 NMOS 관 MN4 내지 MN6의 소스 전극은 접지되며, 3개의 출력 노드 PH1, PH2 및 PH3은 상응하는 서브 차지 펌프 모듈에 연결된다. 출력 노드 PH1과 지면 사이에는 제2 커패시터 C1이 직렬 연결되며 출력 노드 PH2와 접지 사이에는 제2 커패시터 C2가 직렬 연결되고, 출력 노드 PH3과 지면 사이에는 제2 커패시터 C3이 직렬 연결된다. 각 제2 인버터(1010)는 캐스케이드 되고 전원 VDD에 대응하여 연결되어 접지된 후 수미부가 연결되어 링 발진기를 형성한다.

각 제2 인버터는 제1 PMOS 관 및 제2 NMOS 관을 포함하며, 제1 PMOS 관 및 제2 NMOS 관의 그리드와 드레인 전극은 대응하여 연결되고, 제1 PMOS 관의 소스 전극은 전원에 연결되며, 제2 NMOS 관의 소스 전극은 접지된다. 도 3에 도시된 바와 같이, 위상 클럭 생성 모듈(101)에 3개의 제2 인버터가 포함되어 있는 경우를 예로 들면, 제1 PMOS 관 MP1과 제2 NMOS 관 MN1, 제1 PMOS 관 MP2와 제2 NMOS 관 MN2, 제1 PMOS 관 MP3과 제2 NMOS 관 MN3은 각각 1단의 제2 인버터를 구성하며, 이리 하여 3단의 제2인버터를 얻는다. 여기서, 캐스케이드 된 후 제2 인버터는 수미부가 서로 연결되는데, 즉 3단의 제2 인버터에 있는 제1 PMOS 관 MP3은 제2 NMOS 관 MN3의 드레인 전극에 연결된 후 제1단 제2 인버터에 있는 제1 PMOS 관 MP1과 제2 NMOS 관 MN1의 그리드에 연결된다.

여기서, 위상 클럭 생성 모듈(101)의 출력 노드 PH1 내지 PH3은 상응하는 제2 인버터(1010)의 출력 노드이고, 제1 커패시터C11 내지 C31과 제2 커패시터 C1 내지 C3은 각각, 각 제2 인버터(1010)의 출력 노드의 부하 커패시터이며, 제1 NMOS 관 MN4 내지 MN6의 그리드 전압은 제1 인버터 INV1의 출력이며, 제1 인버터 INV는 가속 응답 제어 모듈(105)에서 출력되는 논리 신호를 수신한다. 제2 인버터(1010)로 구성된 링 발진기의 발진 주파수

는 다음과 같은 관계를 가진다.

여기서,

는 제2 인버터(1010)의 등가 저항을 나타내고,

는 제2 인버터(1010)에 있는 출력 노드의 부하 커패시터를 나타낸다. 가속 응답 제어 모듈(105)에 의해 출력되는 논리 신호 fast_en이 높은 전기 수준일 경우, 제1 NMOS 관 MN4 내지 MN6의 그리드 전압은 낮은 전기 수준으로 되어 제1 NMOS 관 MN4 내지 MN6이 오프 상태로 된다. 이때 각 제2 인버터(1010)의 출력 노드의 부하 커패시터는 제2 커패시터 C1 내지 C3, 즉 출력 노드 PH1의 부하 커패시터는 제2 커패시터 C1이고, 출력 노드 PH2의 부하 커패시터는 제2 커패시터 C2이며, 출력 노드 PH3의 부하 커패시터는 제2 커패시터 C3이다. 가속 응답 제어 모듈(105)에 의해 출력되는 논리 신호 fast_en이 낮은 전기 수준일 경우, 제1 NMOS 관 MN4 내지 MN6의 그리드 전압은 높은 전기 수준으로 되어 제1 NMOS 관 MN4 내지 MN6이 온 상태로 된다. 이때, 각 제2 인버터(1010)의 출력 노드의 부하 커패시터는 제2 커패시터 C1 내지 C3과 제1 커패시터 C11 내지 C31, 즉, 출력 노드 PH1의 부하 등가 커패시터는 제2 커패시터 C1과 제1 커패시터 C11이 병렬로 연결된 것이고, 출력 노드 PH2의 부하 등가 커패시터는 제2 커패시터 C2와 제1 커패시터 C21이 병렬 연결된 것이며, 출력 노드 PH3의 부하 등가 커패시터는 제2 커패시터 C3과 제1 커패시터 C31이 병렬 연결된 것이다.

이상에서 알 수 있듯이, 가속 응답 제어 모듈(105)에 의해 출력되는 논리 신호가 낮은 전기 수준인 경우에 비해, 가속 응답 제어 모듈(105)에 의해 출력되는 논리 신호가 높은 전기 수준일 경우, 각 제2 인버터(1010)의 출력 노드의 부하 커패시터가 감소하여 링 발진기에 의해 출력되는 클럭 신호의 발진 주파수가 증가되며, 복수의 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달하지 못하였을 경우, 위상 클럭 생성 모듈(101)은 가속 클럭 신호를 생성하여 각 서브 차지 펌프 모듈이 신속하게 출력 전압을 생성하도록 제어한다. 반면, 가속 응답 제어 모듈(105)에 의해 출력되는 논리 신호가 높은 전기 수준인 경우에 비해, 가속 응답 제어 모듈(105)에 의해 출력되는 논리 신호가 낮은 전기 수준인 경우, 각 제2 인버터(1010)의 출력 노드의 부하 커패시터가 증가되어 링 발진기에서 출력되는 클럭 신호의 발진 주파수가 감소하며 복수의 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달하면, 위상 클럭 생성 모듈(101)이 각 서브 차지 펌프 모듈이 정상적인 출력 전압을 유지하도록 제어한다.

따라서 가속 응답 제어 모듈(105)에 의해 출력되는 논리 신호의 상태에 따라 각 제2 인버터(1010)에 있는 출력 노드의 부하 커패시터의 크기를 변화시켜 링 발진기에서 생성되는 위상 차가 고정된 복수의 클럭 신호의 발진 주파수의 크기를 조절한다. 위상 클럭 생성 모듈(101)에 의해 출력되는 클럭 신호의 위상 차가 120도인 것에 기반하여, 각 서브 차지 펌프 모듈이 출력 전압을 생성하도록 제어할 뿐만 아니라, 같은 시각에 입력 전원이 각 서브 차지 펌프 모듈에 대한 충전 커패시터의 개수를 줄인다. 따라서, 각 서브 차지 펌프 모듈은, 같은 시각에 입력 전원으로부터 시분할로 전류를 추출하여, 각 서브 차지 펌프 모듈이 입력 전원으로부터 흡수하는 피크 전류를 감소시켜 입력 전원에서 과도한 피크 전류로 인한 입력 전원 리플을 감소시킨다.

또한, 가속 응답 제어 모듈(105)이 출력하는 논리 신호의 상태에 따라, 각 제2 인버터(1010)에 있는 전환 관(즉, 제1 PMOS 관과 제2 NMOS 관)의 전도 채널의 폭과 길이의 비(종횡비로 칭함)를 변경하여 제2 인버터(1010)의 등가 저항을 변화시켜 링 발진기에서 생성되는 위상 차가 고정된 복수의 클럭 신호의 발진 주파수의 크기를 조절할 수 있으며, 여기서 더 이상 자세히 설명하지 않는다.

각 서브 차지 펌프 모듈이 입력 전원 Vin보다 높은 전압 출력을 제공할 때 도 4에 도시된 바와 같이, 각 서브 차지 펌프 모듈은 제3 NMOS 관 MN7, 제4 NMOS 관 MN8, 제2 PMOS 관 MP4, 제3 PMOS 관 MP5, 제4 PMOS 관 MP6, 제5 PMOS 관 MP7, 제1 선택 스위치 SW1, 제2 선택 스위치 SW2, 제3 선택 스위치 SW3, 제4 선택 스위치 SW4 및 제3 커패시터 C4, 제4 커패시터 C5, 제5 커패시터 C6, 제6 커패시터 C7 및 제8 커패시터 C8을 포함한다. 각 서브 차지 펌프 모듈의 각 부분의 연결 관계는 다음과 같다: 제3 NMOS 관 MN7의 기판 단자와 소스 전극, 제4 NMOS 관 MN8의 기판 단자와 소스 전극은 각각 입력 전원 Vin에 연결되고, 제3 NMOS 관 MN7의 그리드는 제4 NMOS 관 MN8의 드레인 전극, 제4 커패시터 C5의 한쪽 극판 A 및 제2 PMOS 관 MP4의 드레인 전극에 각각 연결되며, 제3 NMOS관 MN7의 드레인 전극은 제4 NMOS 관MN8의 그리드, 제3 커패시터 C4의 한쪽 극판 B 및 제3 PMOS MP5의 드레인 전극에 각각 연결되고, 제2 PMOS관 MP4의 기판 단자와 소스 전극, 제3 PMOS 관 MP5의 기판 단자와 소스 전극, 제4 PMOS 관 MP6의 기판 단자와 소스 전극 및 제5 PMOS 관 MP7의 기판 단자와 소스 전극은 출력 전압 단자 VOUT 및 제8 커패시터 C8의 일단에 각각 연결된다. 제8 커패시터 C8의 타단은 접지되며, 제2 PMOS 관 MP4의 그리드는 제6 커패시터 C7의 한쪽 극판 D, 제4 PMOS관 MP6의 드레인 전극 및 제5 PMOS 관 MP7의 드레인 전극에 각각 연결된다. 제3 PMOS관 MP5의 그리드는 제5 커패시터 C6의 한쪽 극판 C, 제5 PMOS 관 MP7의 드레인 전극 및 제4 PMOS관 MP6의 그리드에 각각 연결되고, 제3 커패시터 C4의 다른 쪽 극판은 제1 선택 스위치 SW1의 작동 단자에 연결되며, 제4 커패시터 C5의 다른 쪽 극판은 제2 선택 스위치 SW2의 작동 단자에 연결된다. 제5 커패시터 C6의 다른 쪽 극판은 제3 선택 스위치 SW3의 작동 단자에 연결되며, 제6 커패시터 C7의 다른 쪽 극판은 제4 선택 스위치 SW4의 작동 단자에 연결된다. 제1 선택 스위치 SW1, 제2 선택 스위치 SW2, 제3 선택 스위치 SW3 및 제4 선택 스위치 SW4의 작동 단자는 각각 자체의 클럭 제어 단자에 대응하여 연결되고, 제1 선택 스위치 SW1, 제2 선택 스위치 SW2, 제3 선택 스위치 SW3 및 제4 선택 스위치 SW4의 클럭 제어 단자는 위상 클럭 생성 모듈(101)의 동일한 출력 노드에 대응하여 연결된다. 제1 선택 스위치 SW1, 제2 선택 스위치 SW2, 제3 선택 스위치 SW3 및 제4 선택 스위치 SW4는 한쪽 정지 단자가 전원 VDD에 연결되고, 다른 쪽 정지 단자가 접지 단자 GND에 연결된다. 제1 선택 스위치 SW1, 제2 선택 스위치 SW2, 제3 선택 스위치 SW3 및 제4 선택 스위치 SW4의 응답 제어 단자는 가속 응답 제어 모듈(105)의 출력 단자에 연결되고 가속 응답 제어 모듈(105)의 입력 단자는 출력 전압 단자 VOUT에 연결된다.

위상 클럭 생성 모듈(101)이 각 서브 차지 펌프 모듈에 위상 차가 120도인 클럭 신호를 공급하면, 각 서브 차지 펌프 모듈에서 제1 선택 스위치 SW1, 제2 선택 스위치 SW2, 제3 선택 스위치 SW3 및 제4 선택 스위치 SW4는 위상 클럭 생성 모듈(101)의 동일한 출력 노드에서 시분할로 클럭 신호를 수신, 즉 제1 선택 스위치 SW1은 클럭 제어 단자를 통해 제1 클럭 신호 Φ1을 수신하고, 제2 선택 스위치 SW2는 클럭 제어 단자를 통해 제2 클럭 신호 Φ2를 수신하며, 제3 선택 스위치 SW3은 클럭 제어 단자를 통해 제3 클럭 신호 Φ3을 수신하고, 제4 선택 스위치 SW4는 클럭 제어 단자를 통해 제4 클럭 신호 Φ4를 수신한다. 따라서, 선택 스위치 SW1 내지 SW4는 위상 클럭 생성 모듈(101)의 동일한 출력 노드에서 출력되는 클럭 신호 Φ1 내지 Φ4에 의해 제어되며 커패시터 C4 내지 C7은 시분할로 충방전 된다. 스위치로 사용되는 제3 NMOS 관 MN7, 제4 NMOS 관 MN8, 제2 PMOS 관 MP4, 제3 PMOS 관 MP5, 제4 PMOS 관 MP6, 제5 PMOS 관 MP7의 온/오프를 통해 커패시터 C4 내지 C7의 차지가 제8 커패시터 C8로 전달된다. 클럭 신호 Φ1 내지 Φ4를 통해 선택 스위치 SW1 내지 SW4를 각각 제어하고, 커패시터 C4 내지 C7을 시분할로 충방전하여 같은 시각에 각 서브 차지 펌프 모듈에 대한 입력 전원의 충전 커패시터 수를 줄여 입력 전원에서 과도한 피크 전류로 인한 입력 전원 리플을 줄이고, 입력 전원의 칩외 커패시터에 대한 의존도를 줄인다.

도 5에 도시된 바와 같이, 위상 클럭 생성 모듈(101)의 동일한 출력 노드에서 출력되는 클럭 신호 Φ1 내지 Φ4를 통해 선택 스위치 SW1 내지 SW4의 온/오프를 제어할 때, 클럭 신호 Φ1 내지 Φ4는 제1 클럭 신호 Φ1과 제3 클럭 신호 Φ3, 제2 클럭 신호 Φ2와 제4 클럭 신호 Φ4는 중복되지 않는 클럭 신호이며 중복되지 않는 시간이 Tnov1인 조건을 충족시켜야 한다. 제1 클럭 신호 Φ1과 제2 클럭 신호 Φ2, 제3 클럭 신호 Φ3과 제4 클럭 신호 Φ4도 서로 중복되지 않는 클럭 신호이며, 중복되지 않는 시간은 각각 Tnov3와 Tnov2이며, 클럭 신호 Φ1 내지 Φ4의 중복되지 않는 시간은 Tnov2=2xTnov1+Tnov3의 관계를 충족시켜야 한다.

위의 중복되지 않는 클럭 신호의 제어를 기반으로, 커패시터 C4 내지 C7은 모두 시분할로 충전되므로 같은 시각에서 입력 전원 Vin의 충전 커패시터가 감소하여 커패시터 C4 내지 C7에 대한 입력 전원의 충전 전류와 이로 인한 입력 전원 리플을 줄인다. 구체적으로는 초기 상태에서, 모든 클럭 신호 Φ1 내지 Φ4가 낮은 전기 수준이므로 선택 스위치 SW1 내지 SW4의 작동 단자는 클럭 제어 단자에 의해 접지 단자 GND에 연결되어 제4 커패시터 C5와 제3 커패시터 C4의 극판 A와 B가 제3 NMOS 관 MN7, 제4 NMOS 관 MN8의 이극관에 의해 Vin 전위로 충전된다. 동일한 원리로 출력 전압 단자 VOUT, 제5 커패시터 C6 및 제6 커패시터 C7의 극판 C와 D의 초기 전위는 모두 입력 전원 Vin 전위이다. C4=C5=C6=C7=C로 가정하면 커패시터 C4 내지 C7의 초기 저장 차지는 모두 CVin이다.

클럭 신호 Φ2와 Φ3이 낮은 전기 수준인 때, 제4 커패시터 C5와 제5 커패시터 C6은 각각 제2 선택 스위치 SW2, 제3 선택 스위치 SW3에 연결된 극판을 전원 VDD에 연결하여 충전되고, 제4 커패시터 C5와 제5 커패시터 C6은 충전된 상태이며, 제4 커패시터 C5와 제5 커패시터 C6의 극판 A와 C 전압은 입력 전원 Vin+의 전원 VDD이다. 이와 동시에, 클럭 신호 Φ1과 Φ4가 높은 전기 수준인 경우, 제1 선택 스위치 SW1과 제4 선택 스위치 SW4는 제3 커패시터 C4와 제6 커패시터 C7에 연결된 극판을 접지 단자 GND로 단락시키고, 제3 커패시터 C4와 제6 커패시터 C7은 유지 상태로 되며, 제3 커패시터 C4와 제6 커패시터 C7의 극판 B와 D의 전압은 입력 전원 Vin이다. 이때 제3 NMOS 관 MN7이 온되고, 제4 NMOS 관 MN8이 오프되며, 제2 PMOS 관 MP4와 제5 PMOS 관 MP7이 온되고, 제3 PMOS 관 MP5와 제4 PMOS 관 MP6이 오프되므로, 제5 커패시터 C6과 제4 커패시터 C5의 차지가 제8 커패시터 C8로 전달되어 제8 커패시터 C8이 충전되고, 제3 커패시터 C4와 제6 커패시터 C7는 유지 상태로 된다.

클럭 신호 Φ2 및 Φ3이 낮은 전기 수준에서 높은 전기 수준으로 점프된 후 제2 선택 스위치 SW2 및 제3 선택 스위치 SW3에 연결된 제4 커패시터 C5와 제5 커패시터 C6의 극판은 단락되고, 커패시터 전압이 돌변할 수 없기 때문에 제4 커패시터 C5와 제5 커패시터 C6의 전압 차는 여전히 입력 전원 Vin이다. 따라서, 제4 커패시터 C5와 제5 커패시터 C6의 극판 A와 C의 전압은 입력 전원 Vin이다. 이때 클럭 신호 Φ1과 Φ4는 높은 전기 수준에서 낮은 전기 수준으로 점프되고, 제1 선택 스위치 SW1과 제4 선택 스위치 SW4에 각각 연결된 제3 커패시터 C4와 제6 커패시터 C7의 극판이 전원 VDD에 연결되어 제3 커패시터 C4와 제6 커패시터 C7의 극판 B와 D의 전압은 각각 입력 전원 Vin+의 전원 VDD이다. 따라서 제3 NMOS 관 MN7이 오프되고 제4 NMOS 관 MN8이 온되며 제2 PMOS 관 MP4와 제5 PMOS 관 MP7이 오프되고 제4 PMOS 관 MP6과 제3 PMOS 관 MP5가 온되며 제3 커패시터 C4 및 제6 커패시터 C7의 차지가 제8 커패시터 C8로 전달되어 제8 커패시터 C8에 충전되고 제4 커패시터 C5 및 제5 커패시터 C6이 유지 상태로 된다.

따라서, 중복되지 않는 클럭에 의해 제어되는 선택 스위치 SW1 내지 SW4에 기초하여, 제3 커패시터 C4와 제6 커패시터 C7 및 제4 커패시터 C5와 제5 커패시터 C6이 동시에 전원 VDD로부터 전류를 흡수하지 않기 때문에, 이 전원 VDD의 피크 전류는 현저히 작아진다. 그러나, 차지를 전송하는 과정에서, 제3 커패시터 C4와 제6 커패시터 C7 또는 제4 커패시터 C5와 제5 커패시터 C6이 공동으로 제8 커패시터 C8에 전송 차지를 공급한다. 클럭이 반전되는 시점에서는, 각 서브 차지 펌프 모듈의 출력 전압 VOUT의 리플도 현저히 감소되도록 매번 하나의 커패시터 상태만 전환된다. 여러 개의 클럭 주기를 통해 최종적으로 VOUT=Vin+VDD에 도달하고, 이로 인하여, 각 서브 차지 펌프 모듈이 안정한 출력 상태에 달하여 입력 전원보다 높은 전압을 출력한다. 예를 들어, 제4 커패시터 C5와 제5 커패시터 C6이 제8 커패시터 C8에 전송 차지를 공급하는 상태에 있고, 제3 커패시터 C4와 제6 커패시터 C7이 충전 상태에 있다고 가정하면, 클럭이 반전되는 시점에서 제4 커패시터 C5가 먼저 전송 상태에서 충전 상태로 전환된 후 제5 커패시터 C6이 전송 상태에서 충전 상태로 전환되고, 제3 커패시터 C4가 충전 상태에서 전송 상태로 전환된 후, 최종적으로 충전 상태에서 전송 상태로 전환될 수 있다.

각 서브 차지 펌프 모듈은 입력 전원 Vin보다 높은 전압 출력을 제공할 수 있을 뿐만 아니라, 접지 전압 VSS보다 낮은 전압 출력을 제공할 수 있다. 도 6에서 도시된 바와 같이, 접지 전압 VSS보다 낮은 전압 출력을 제공해야 하는 경우, 각 서브 차지 펌프 모듈의 제3 NMOS 관 MN7 및 제4 NMOS 관 MN8을 제6 PMOS 관 MP8 및 제7 PMOS 관 MP9로 대응하여 교체하고, 제2 PMOS 관 MP4, 제3 PMOS 관 MP5, 제4 PMOS 관 MP6 및 제5 PMOS 관 MP7을 제5 NMOS 관 MN9, 제6 NMOS 관 MN10, 제9 NMOS 관 MN13 및 제10 NMN14로 대응하여 교체만 하면 된다. 상기 구현 과정은 위에서 언급한 각 서브 차지 펌프 모듈이 입력 전원 Vin보다 높은 전압 출력을 제공하는 과정의 역과정이며, 여기서는 더 이상 자세히 설명하지 않는다.

출력 전압을 신속하게 생성할 수 있도록 선택 스위치 SW1 내지 SW4를 최적화할 수 있는데, 즉 선택 스위치 SW1 내지 SW4는 가속 선택 스위치이다. 도 7에 도시된 바와 같이, 각 선택 스위치는 제10 PMOS 관 MP12, 제7 NMOS 관 MN11, OR 게이트 OR1, AND 게이트 AND1, 제3 인버터 INV2 및 적어도 하나의 제11 PMOS 관 MP13 및 제8 NMOS 관 MN12를 포함한다. 상기 선택 스위치의 각 부분 연결 관계는 다음과 같다. 제10 PMOS관 MP12, 제7 NMOS관 MN11의 그리드는 위상 클럭 생성 모듈(101)의 어느 하나의 출력 노드에 연결하기 위한 선택 스위치의 클럭 제어 단자로서 함께 연결되어, 위상 클럭 생성 모듈(101)로부터 출력되는 클럭 신호 Φi(클럭 신호Φ1 내지 Φ4 중 어느 하나의 클럭 신호)를 수신한다. 또한, 제10 PMOS관 MP12 및 제7 NMOS 관 MN11의 그리드는, OR 게이트 OR1과 AND 게이트 AND1의 한쪽 입력 단자에 대응하여 연결되며 제10 PMOS 관 MP12와 제7 NMOS 관 MN11의 드레인 전극, 제11 PMOS 관 MP13 각 각에 대응하는 제8 NMOS 관 MN12의 드레인 전극은 서로 연결되어 선택 스위치의 작동 단자로서 상응한 커패시터(커패시터 C4 내지 C7 중 하나의 커패시터)를 다른 쪽 극판에 연결시킨다. 제10 PMOS 관 MP12와 각 제11 PMOS 관 MP13의 소스 전극은 각각 전원 VDD에 연결되고, 제7 NMOS 관 MN11과 각 제8 NMOS 관 MN12의 소스 전극은 각각 접지된다. 각 제11 PMOS 관 MP13의 게이트는 OR 게이트 OR1의 출력 단자에 연결되고, 각 제8 NMOS 관 MN12의 게이트는 AND 게이트의 출력 단자에 연결된다. OR 게이트 OR1의 다른 입력 단자는 제3 인버터 INV2의 출력 단자에 연결되며, AND게이트 AND1의 다른 입력 단자는 제3 인버터 INV2의 입력 단자 및 가속 응답 제어 모듈(105)의 출력 단자에 연결된다.

가속 응답 제어 모듈(105)에 의해 각 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달하지 않은 것이 검출되면, 가속 응답 제어 모듈(105)이 제3 인버터 INV2로 출력하는 논리 신호 fast_en이 높은 전기 수준이다. 클럭 신호 Φi가 높은 전기 수준인 경우, AND 게이트 AND1의 출력은 높은 전기 수준으로 되어 제7 NMOS 관 MN11은 적어도 하나의 제8 NMOS관 MN12에 병렬로 연결되며, 각 서브 차지 펌프 모듈에 대응하는 풀다운 저항이 감소된다. 즉, 각 서브 차지 펌프 모듈의 출력 전압 단자에 연결된 제8 커패시터 R8의 방전 전류가 증가되고 방전 경로의 온 저항이 감소된다. 마찬가지로, 클럭 신호 Φi가 낮은 전기 수준인 경우, OR 게이트 OR11의 출력이 낮은 전기 수준으로 되어 출력 전압 VOUT의 풀업 저항이 제10 PMOS 관 MP12와 적어도 하나의 제11 PMOS 관 MP13에 병렬 연결된 임피던스로 되고, 각 서브 차지 펌프 모듈에 대응하는 풀업 저항을 줄인다. 즉, 각 서브 차지 펌프 모듈의 출력 전압 단자에 연결된 제8 커패시터 R8의 충전 전류가 증가되고 충전 경로의 온 저항이 감소된다.

클럭 신호 Φi의 주파수가 높으면 제3 인버터 INV2의 온 임피던스를 감소시켜 고주파 클럭 신호의 제어 하에서 C4 내지 C7에 대한 각 서브 차지 펌프 모듈의 충전 속도를 높여, 각 서브 차지 펌프 모듈의 출력 전압 설정 시간을 단축한다. 동시에, 각 서브 차지 펌프 모듈의 출력 전압이 안정 상태 값에 도달하면 논리 신호는 0이고, 클럭 신호 Φi가 낮은 전기 수준 및 높은 전기 수준인 경우, 제3 인버터 INV2의 온 임피던스는 각각 제10 PMOS 관 MP12 및 제7 NMOS 관 MN11의 온 저항에 의해 결정된다. 이때, 클럭 신호 Φi의 주파수가 감소되고 선택 스위치의 풀업 풀다운 저항이 증가되기 때문에, 각 서브 차지 펌프 모듈의 충전 성능에 영향을 주지 않는 것만 충족시키면 된다. 따라서, 각 서브 차지 펌프 모듈의 출력 전압이 안정 상태에 도달한 후, 선택 스위치의 풀업 풀다운 저항이 증가하기 때문에, 커패시터 C4 내지 C7이 전원으로부터 전류를 흡수하는 속도가 느려져, 차지 펌프 회로에서 동작할 때 입력 전원의 피크 전류를 더 줄일 수 있다.

도 8에 도시된 바와 같이, 가속 응답 제어 모듈(105)은 제1 저항 R1, 제2 저항 R0 및 히스테리시스 비교기 Comp를 포함한다. 제1 저항 R1은 일단이 각 서브 차지 펌프 모듈의 출력 전압 단자 VOUT에 연결되며, 타단이 제2 저항 R0의 일단, 히스테리시스 비교기 Comp의 반전 입력 단자에 각각 연결된다. 제2 저항 R0의 타단은 접지되며, 히스테리시스 비교기 Comp의 비반전 입력 단자는 기준 전압 VREF에 연결되고, 히스테리시스 비교기 Comp의 출력 단자는 위상 클럭 생성 모듈(101)에 있는 제1 인버터 INV1의 입력 단자 및 각 서브 차지 펌프 모듈에 있는 제3 인버터 INV2의 입력 단자에 연결된다.

가속 응답 검출 모듈(105)을 통해 각 서브 차지 펌프 모듈의 출력 전압을 검출하고, 각 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달하지 않았을 경우, 히스테리시스 비교기 Comp에 의해 출력되는 논리 신호 fast_en은 높은 전기 수준이고, 위상 클럭 생성 모듈(101) 및 각 서브 차지 펌프 모듈로 출력된다. 위상 클럭 생성 모듈에서, 링 발진기의 발진 주파수를 변경시키고, 각 서브 차지 펌프 모듈이 출력 전압을 신속하게 생성하도록 각 서브 차지 펌프 모듈에서 커패시터의 충방전 속도를 조정한다. 각 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달하면 히스테리시스 비교기 Comp에 의해 출력되는 논리 신호 fast_en이 낮은 전기 수준으로 되어 차지 펌프 회로가 저 피크 전류, 저소비 전력 상태로 작동한다. 여기서, 각 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달했는지 여부를 쉽게 판단할 수 있도록 히스테리시스 비교기 Comp에서 임계값 반전 전압을 설정할 수 있으며, 이 임계값 반전 전압은 VREF(1+R1R0)이다. 제1 저항 R1, 제2 저항 R0의 비율을 조정하여 임계값 반전 전압을 설정할 수 있으며, 각 서브 차지 펌프 모듈의 출력 전압이 임계값 반전 전압에 도달하면, 각 서브 차지 펌프 모듈의 출력 전압이 목표치에 도달한 것으로 간주된다.

본 발명의 실시예에서 제공되는 차지 펌프 회로는 아날로그 집적 회로 칩에 사용될 수 있다는 점에 유의해야 한다. 아날로그 집적 회로 칩의 차지 펌프 회로의 구체적인 구조에 대해서는 여기에서 자세히 설명하지 않는다.

위에서 언급한 차지 펌프 회로는 아날로그 집적 회로의 중요한 구성 요소로서 다양한 통신 단말기에 사용될 수도 있다. 여기서 언급되는 통신 단말기는 모바일 환경에서 사용할 수 있고, GSM, EDGE, TDD_LTE, FDD_LTE, 5G NR 등 다양한 통신 방식을 지원하는 컴퓨터 장비를 의미하며, 휴대전화, 노트북, 태블릿, 차량용 컴퓨터 등을 포함한다. 또한, 본 발명에 의해 제공되는 기술적 수단은 통신 기지국 등과 같은 다른 아날로그 집적 회로의 응용에도 적용된다.

본 발명의 차지 펌프 회로는, 종래 기술과 비교하여 위상 클럭 생성 모듈을 통해 위상 차가 고정된 복수의 클럭 신호를 생성하여 복수의 서브 차지 펌프 모듈이 출력 전압을 생성하도록 대응하여 제어한다. 가속 응답 제어 모듈을 통해 각 서브 차지 펌프 모듈의 출력 전압을 검출하고, 위상 클럭 생성 모듈 및 각 서브 차지 펌프 모듈에 각각 논리 신호를 출력하여 위상 클럭 생성 모듈에서 출력되는 클럭 신호의 주파수를 변화시키고, 각 서브 차지 펌프 모듈에서 커패시터의 충방전 시간을 줄인다. 본 발명을 이용하면, 차지 펌프 회로가 입력 전원으로부터 흡수하는 피크 전류를 효과적으로 감소시킬 수 있고, 입력 전원 및 출력 전압 신호에 대한 차지 펌프 회로의 리플 간섭을 줄여 입력 전원의 칩외 커패시터에 대한 의존도를 감소시킬 수 있다.

이상, 본 발명에 의해 제공되는 차지 펌프 회로, 칩 및 통신 단말기에 대하여 상세히 설명하였다. 본 분야의 일반 기술자에 있어서, 본 발명의 실질적인 내용에서 벗어나지 않는 전제 하에 본 발명에 대해 진행된 임의의 명백한 변경은 본 발명의 특허권 보호 범위 내에 속한다.

Claims

차지 펌프 회로로서,
위상 클럭 생성 모듈, 가속 응답 제어 모듈, 복수의 서브 차지 펌프 모듈을 포함하며, 상기 위상 클럭 생성 모듈의 출력 단자는 각 서브 차지 펌프 모듈의 클럭 제어 단자에 연결되고, 상기 복수의 서브 차지 펌프 모듈은 병렬로 연결된 후 입력 전원 단자 및 출력 전압 단자에 대응하여 연결되며, 상기 출력 전압 단자는 상기 가속 응답 제어 모듈의 입력 단자에 연결되고, 상기 가속 응답 제어 모듈의 출력 단자는 상기 위상 클럭 생성 모듈 및 각 상기 서브 차지 펌프 모듈의 입력 단자에 연결되며;
상기 위상 클럭 생성 모듈은 위상 차가 고정된 복수의 클럭 신호를 생성하여 상기 복수의 서브 차지 펌프 모듈이 출력 전압을 생성하도록 대응하여 제어함과 동시에, 상기 가속 응답 제어 모듈을 통해 상기 출력 전압을 검출한 후, 상기 위상 클럭 생성 모듈 및 각 서브 차지 펌프 모듈로 각각 논리 신호를 출력하여, 상기 출력 전압이 목표치에 도달하지 않을 경우, 상기 위상 클럭 생성 모듈은 가속 클럭 신호를 생성하여 상기 출력 전압을 신속하게 생성하고, 상기 출력 전압이 목표치에 도달할 경우, 정상적인 출력 전압을 유지하도록 상기 위상 클럭 생성 모듈이 각 서브 차지 펌프 모듈을 제어하는 것을 특징으로 하는, 차지 펌프 회로.
제1항에 있어서,
상기 위상 클럭 생성 모듈은 제1 NMOS 관, 제1 커패시터, 상기 제2 커패시터, 출력 노드 및 제2 인버터로 이루어진 복수의 위상 클럭 서브 회로와 제1 인버터를 포함하며, 상기 제1 인버터의 입력 단자는 상기 가속 응답 제어 모듈의 출력 단자에 연결되고, 상기 제1 인버터의 출력 단자는 각 제1 NMOS 관의 게이트에 연결되며, 각 제1 NMOS 관의 드레인 전극과 상응하는 출력 노드 사이에는 상기 제1 커패시터가 대응하여 직렬 연결되고, 각 제1 NMOS 관의 소스 전극은 접지되며, 각 출력 노드에 상응하는 서브 차지 펌프가 연결되고, 각 출력 노드와 지면 사이에 상기 제2 커패시터가 대응하여 직렬 연결되며, 각 상기 제2 인버터는 캐스케이드 되어 전원 및 지면에 대응하여 연결됨으로써 수미부가 연결되어 링 발진기를 형성하는 것을 특징으로 하는, 차지 펌프 회로.
제2항에 있어서,
상기 제2 인버터는 제1 PMOS 관 및 제2 NMOS 관을 포함하고, 상기 제1 PMOS 관은 제2 NMOS 관의 게이트 및 드레인 전극에 대응하여 연결되며, 상기 제1 PMOS 관의 소스 전극은 전원에 연결되고, 상기 제2 NMOS 관의 소스 전극은 접지되는 것을 특징으로 하는, 차지 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 가속 응답 제어 모듈이 상기 위상 클럭 생성 모듈로 출력하는 논리 신호의 상태에 따라, 상기 위상 클럭 생성 모듈의 출력 노드에 있는 부하 커패시터의 크기를 변경하여 상기 링 발진기에서 생성하는 위상 차가 고정된 복수의 클럭 신호의 발진 주파수의 크기를 조절하는 것을 특징으로 하는, 차지 펌프 회로.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 가속 응답 제어 모듈이 상기 위상 클럭 생성 모듈로 출력하는 논리 신호의 상태에 따라, 각 상기 제2 인버터의 전환 관의 종횡비를 변화시키고 상기 제2 인버터의 등가 저항을 변화시켜 상기 링 발진기에서 생성되는 위상 차가 고정된 복수의 클럭 신호의 발진 주파수의 크기를 조절하는 것을 특징으로 하는, 차지 펌프 회로.
제1항에 있어서,
각 상기 서브 차지 펌프 모듈이 입력 전원보다 높은 전압 출력을 제공할 때, 각 서브 차지 펌프 모듈은 제3 NMOS 관, 제4 NMOS 관, 제2 PMOS 관, 제3 PMOS관, 제4 PMOS 관, 제5 PMOS 관, 제1 선택 스위치, 제2 선택 스위치, 제3 선택 스위치, 제4 선택 스위치 및 제3 커패시터, 제4 커패시터, 제5 커패시터, 제6 커패시터 및 제8 커패시터를 포함하며, 상기 제3 NMOS 관의 기판 단자와 소스 전극, 상기 제4 NMOS 관의 기판 단자와 소스 전극은 각각 입력 전원에 연결되고, 상기 제3 NMOS 관의 그리드 전극은 상기 제4 NMOS 관의 드레인 전극, 상기 제4 커패시티의 한쪽 극판 및 상기 제2 PMOS 관의 드레인 전극에 각각 연결되며, 상기 제3 NMOS 관의 드레인 전극은 각각 상기 제4 NMOS 관의 그리드, 상기 제3 커패시티의 한쪽 극판 및 상기 제3 PMOS 관의 드레인 전극에 각각 연결되고, 상기 제2 PMOS 관의 기판 단자와 소스 전극, 상기 제3 PMOS 관의 기판 단자와 소스 전극, 상기 제4 PMOS 관의 기판 단자와 소스 전극 및 상기 제5 PMOS 관의 기판 단자와 소스 전극은 각각 출력 전압 단자 및 상기 제8 커패시티의 일단에 연결되며, 상기 제8 커패시티의 타단은 접지되고, 상기 제2 PMOS 관의 그리드는 상기 제6 커패시터의 한쪽 극판, 상기 제4 PMOS 관의 드레인 전극 및 상기 제5 PMOS 관의 그리드에 각각 연결되며, 상기 제3 PMOS 관의 그리드는 상기 제5 커패시터의 한쪽 극판, 상기 제5 PMOS 관의 드레인 전극 및 상기 제4 PMOS 관의 그리드에 각각 연결되고, 상기 제3 커패시터, 상기 제4 커패시터, 상기 제5 커패시터 및 상기 제6 커패시터의 다른 쪽 극판은 상응하는 선택 스위치의 작동 단자에 연결되며, 상기 선택 스위치의 작동 단자는 각 클럭 제어 단자에 각각 대응하여 연결되고, 상기 선택 스위치의 클럭 제어 단자는 상기 위상 클럭 생성 모듈의 동일한 출력 노드에 대응하여 연결되고, 상기 선택 스위치는, 한쪽 정지 단자가 전원에 연결되고 다른쪽 정지 단자가 접지 단자에 연결되며, 상기 선택 스위치의 응답 제어 단자는 상기 가속 응답 제어 모듈의 출력 단자에 각각 연결되고, 상기 가속 응답 제어 모듈의 입력 단자는 상기 출력 전압 단자에 연결되는 것을 특징으로 하는, 차지 펌프 회로.
제6항에 있어서,
각 선택 스위치는 제10 PMOS 관, 제7 NMOS 관, OR 게이트, AND 게이트, 제3 인버터 및 적어도 하나의 제11 PMOS 관 및 적어도 하나의 제8 NMOS 관을 포함하며, 상기 위상 클럭 생성 모듈의 출력 노드를 연결하기 위한 선택 스위치의 클럭 제어 단자로서 역할하도록 상기 제10 PMOS 관, 상기 제7 NMOS 관의 그리드는 연결되며, 상기 제10 PMOS 관, 상기 제7 NMOS 관의 그리드는 상기 OR 게이트 및 상기 AND 게이트의 입력단에 대응하여 연결되고, 상응하는 커패시터의 다른 쪽 극판을 연결하기 위한 선택 스위치의 작동 단자로서 역할하도록 상기 제10 PMOS 관과 상기 제7 NMOS관의 드레인 전극, 각 제11 PMOS 관과 상응하는 제8 NMOS 관의 드레인 전극은 서로 연결되며, 상기 제10 PMOS 관과 각 제11 PMOS 관의 소스 전극은 각각 전원에 연결되고, 상기 제7 NMOS 관과 각 제8 NMOS 관의 소스 전극은 각각 접지되며, 각 제11 PMOS 관의 그리드는 상기 OR 게이트의 출력 단자에 연결되고, 각 제8 NMOS 관의 그리드는 상기 AND 게이트의 출력 단자에 연결되고, 상기 OR 게이트의 다른 입력 단자는 상기 제3 인버터의 출력 단자에 연결되며, 상기 AND 게이트의 다른 입력 단자는 상기 제3 인버터의 출력 단자 및 가속 응답 제어 모듈의 출력 단자에 연결되는 것을 특징으로 하는, 차지 펌프 회로.
제1항에 있어서,
상기 위상 클럭 생성 모듈의 동일한 출력 노드에서 출력되는 클럭 신호가 상응하는 선택 스위치의 온/오프를 제어할 경우, 제1 클럭 신호와 제3 클럭 신호, 제2 클럭 신호와 제4 클럭 신호는 중복되지 않는 클럭 신호이고, 중복되지 않는 시간은 Tnov1이며, 제1 클럭 신호와 제2 클럭 신호, 제3 클럭 신호와 제4 클럭 신호는 중복되지 않는 클럭 신호이며, 중복되지 않는 시간은 각각 Tnov3 및 Tnov2이고, 각각의 중복되지 않는 시간은 Tnov2=2xTnov1+Tnov3 관계를 만족시키는 것을 특징으로 하는, 차지 펌프 회로.
제1항에 있어서,
각 상기 서브 차지 펌프 모듈이 접지 전압보다 낮은 전압 출력을 제공할 때, 각 서브 차지 펌프 모듈에서 상기 제3 NMOS 관 및 제4 NMOS 관은 제5 NMOS 관 및 제6 NMOS 관으로 대응하여 교체되고, 상기 제2 PMOS 관, 상기 제3 PMOS 관, 상기 제4 PMOS 관 및 상기 제5 PMOS 관은 제6 PMOS 관, 제7 PMOS 관, 제8 PMOS 관 및 제9 PMOS 관으로 대응하여 교체되는 것을 특징으로 하는, 차지 펌프 회로.
제1항에 있어서,
상기 가속 응답 제어 모듈은 제1 저항, 제2 저항 및 히스테리시스 비교기를 포함하고, 상기 제1 저항의 일단은 각 서브 차지 펌프 모듈의 출력 전압 단자에 각각 연결되며, 상기 제1 저항의 타단은 상기 제2 저항의 일단 및 상기 히스테리시스 비교기의 반전 입력 단자에 각각 연결되고, 상기 제2 저항의 타단은 접지되며, 상기 히스테리시스 비교기의 비반전 입력 단자는 기준 전압에 연결되고, 상기 히스테리시스 비교기의 출력 단자는 상기 제1 인버터의 입력 단자 및 각 서브 차지 펌프 모듈의 제3 인버터의 입력 단자에 각각 연결되는 것을 특징으로 하는, 차지 펌프 회로.
제1항 내지 제10항 중 어느 한 항에 따른 차지 펌프 회로를 포함하는 것을 특징으로 하는 집적 회로 칩.
제1항 내지 제10항 중 어느 한 항에 따른 차지 펌프 회로를 포함하는 것을 특징으로 하는 통신 단말기.