JP2023546065A - チャージポンプ回路、チップ及び通信端末 - Google Patents

チャージポンプ回路、チップ及び通信端末 Download PDF

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Abstract

【課題】チャージポンプ回路、チップ及び通信端末を提供する。【解決手段】チャージポンプ回路は、位相クロック生成モジュール、加速応答制御モジュール及び複数のサブチャージポンプモジュールを備える。位相クロック生成モジュールで一定の位相差を有する複数のクロック信号を生成し、複数のサブチャージポンプモジュールが出力電圧を生成するように対応して制御する。加速応答制御モジュールにより各サブチャージポンプモジュールの出力電圧を検出し、位相クロック生成モジュール及び各サブチャージポンプモジュールにそれぞれロジック信号を出力することによって、位相クロック生成モジュールによって出力されるクロック信号の周波数を変更させ、各サブチャージポンプモジュールにおける容量の充放電時間を短くする。これにより、チャージポンプ回路が入力電源から汲み取るピーク電流を効果的に低減し、チャージポンプ回路が入力電源及び出力電圧信号に生成するリップル干渉を低減できる。【選択図】図２

Description

本発明は、チャージポンプ回路に関すると共に、このチャージポンプ回路を備える集積回路チップ及び対応する通信端末に関し、アナログ集積回路分野に属する。
従来のチャージポンプ回路は、低ドロップアウト・リニアレギュレータまたは直流－直流電源を用いて実現できる外部電源に依存している。図１に示すように、低ドロップアウト・リニアレギュレータを用いてチャージポンプ回路と高精度回路に同時に電力を供給する場合、チャージポンプ回路自体の特徴のため、その内部スイッチが切り替わる際に、大きな過渡ピーク電流を伴うことが多い。このピーク電流が大きすぎると、給電システムの電源安定性に影響を与えるだけでなく、他の高精度回路の精度にも影響を与える。例えば、高精度デジタル・アナログ変換器の有効ビット数や精密演算増幅器の出力オフセット電圧などに影響を及ぼす。
集積回路の高集積化に伴い、チャージポンプ回路のチップ内への集積化が益々進んでいるが、チャージポンプ回路では電源に対する要求が高いため、チャージポンプ回路で電源に対するリップル干渉を低減するために、その電源ポートにオフチップコンデンサを追加することが一般的である。これは、電力供給システムのコストを増加させるだけでなく、システム全体の信頼性が低下することを意味する。
中国の発明特許ＺＬ２０１８１００４９８５５．１には、チャージポンプ回路が開示されている。この回路の動作原理は、チャージポンプをＮ段のサブチャージポンプ回路に分割し、その後、遅延を利用してクロック信号を逐一遅延させ、Ｎ段のサブチャージポンプに対応するクロック信号を提供し、制御ユニットを通じてチャージポンプ出力電圧リップルの大きさを検出し、チャージポンプ出力電圧リップルを低減する目的で遅延を調整する。しかし、チャージポンプ回路から出力される電圧リップルを低減するために、サブチャージポンプ回路の数が増加し、これにより回路が複雑になるだけでなく、入力電源のピーク電流が増加する。
本発明が解決しようとする主たる技術的課題は、チャージポンプ回路を提供することである。
本発明が解決しようとする他の技術的課題は、上記のチャージポンプ回路を備える集積回路チップ及び通信端末を提供することである。
上記目的を実現するために、本発明は以下の技術案を採用する。
本発明の実施形態の第１の態様により、位相クロック生成モジュール、加速応答制御モジュール及び複数のサブチャージポンプモジュールを備えるチャージポンプ回路を提供する。前記位相クロック生成モジュールの出力端は、前記複数のサブチャージポンプモジュール各々のクロック制御端に接続され、前記複数のサブチャージポンプモジュールは並列に接続されて入力電源端及び出力電圧端に対応して接続され、前記出力電圧端は、前記加速応答制御モジュールの入力端に接続され、前記加速応答制御モジュールの出力端は、前記位相クロック生成モジュール及び前記複数のサブチャージポンプモジュール各々の入力端に接続される。
前記位相クロック生成モジュールは、一定の位相差を有する複数のクロック信号を生成し、前記複数のサブチャージポンプモジュールが出力電圧を生成するように対応して制御すると共に、前記加速応答制御モジュールにより前記出力電圧を検出した後、前記位相クロック生成モジュール及び前記複数のサブチャージポンプモジュール各々にロジック信号を出力することによって、前記出力電圧が目標値に達していない場合、前記位相クロック生成モジュールは、加速クロック信号を生成して前記出力電圧を迅速に生成し、また、前記出力電圧が目標値に達した場合、正常な出力電圧を維持するように、前記位相クロック生成モジュールが前記複数のサブチャージポンプモジュール各々を制御する。
好ましくは、前記位相クロック生成モジュールは、第１のＮＭＯＳ管、第１の容量、第２の容量、出力ノード及び第２のインバータからなる複数の位相クロック副回路と、第１のインバータとを備える。ここで、前記第１のインバータの入力端は、前記加速応答制御モジュールの出力端に接続され、前記第１のインバータの出力端は、前記第１のＮＭＯＳ管各々のゲートに接続され、前記第１のＮＭＯＳ管各々のドレインと対応する出力ノードとの間には、前記第１の容量が対応して直列に接続され、前記第１のＮＭＯＳ管各々のソースは接地され、前記出力ノードは対応するサブチャージポンプモジュールに接続され、また前記出力ノードとグランド間には、前記第２の容量が対応して直列に接続され、前記第２のインバータ各々は、カスケード接続されて電源及びグランドに対応して接続され、端と端が連結されてリング発振器を形成する。
好ましくは、前記第２のインバータは、第１のＰＭＯＳ管と第２のＮＭＯＳ管とを備え、前記第１のＰＭＯＳ管は前記第２のＮＭＯＳ管のゲートとドレインに対応して接続され、前記第１のＰＭＯＳ管のソースは電源に接続され、前記第２のＮＭＯＳ管のソースは接地される。
好ましくは、前記加速応答制御モジュールが、前記位相クロック生成モジュールに出力するロジック信号の状態に基づいて、前記位相クロック生成モジュールの出力ノードにおける負荷容量の大きさを変化させ、前記リング発振器が生成する一定の位相差を有する複数のクロック信号の発振周波数の大きさを調整する。
好ましくは、前記加速応答制御モジュールが、前記位相クロック生成モジュールに出力するロジック信号の状態に基づいて、前記第２のインバータにおける各スイッチング管のアスペクト比を変化して、前記第２のインバータの等価抵抗を変化させることによって、前記リング発振器によって生成される一定の位相差を有する複数のクロック信号の発振周波数の大きさを調整する。
好ましくは、前記複数のサブチャージポンプモジュール各々が入力電源よりも高い電圧出力を供給する場合、該サブチャージポンプモジュールは、第３のＮＭＯＳ管、第４のＮＭＯＳ管、第２のＰＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管、第５のＰＭＯＳ管、第１の選択スイッチ、第２の選択スイッチ、第３の選択スイッチ、第４の選択スイッチ及び第３の容量、第４の容量、第５の容量、第６の容量及び第８の容量を備える。
前記第３のＮＭＯＳ管の基板端とソース、前記第４のＮＭＯＳ管の基板端とソースは、それぞれ入力電源に接続され、前記第３のＮＭＯＳ管のゲートは、前記第４のＮＭＯＳ管のドレイン、前記第４の容量の一方の極板及び前記第２のＰＭＯＳ管のドレインにそれぞれ接続され、前記第３のＮＭＯＳ管のドレインは、前記第４のＮＭＯＳ管のゲート、前記第３の容量の一方の極板及び前記第３のＰＭＯＳ管のドレインにそれぞれ接続され、前記第２のＰＭＯＳ管の基板端とソース、前記第３のＰＭＯＳ管の基板端とソース、前記第４のＰＭＯＳ管の基板端とソース、及び前記第５のＰＭＯＳ管の基板端とソースは、それぞれ出力電圧端及び前記第８の容量の一端に接続され、前記第８の容量の他端は接地され、前記第２のＰＭＯＳ管のゲートは、前記第６の容量の一方の極板、前記第４のＰＭＯＳ管のドレイン及び前記第５のＰＭＯＳ管のゲートにそれぞれ接続され、前記第３のＰＭＯＳ管のゲートは、前記第５の容量の一方の極板、前記第５のＰＭＯＳ管のドレイン及び前記第４のＰＭＯＳ管のゲートにそれぞれ接続され、前記第３の容量、前記第４の容量、前記第５の容量及び前記第６の容量の他方の極板は、対応する選択スイッチの可動端に接続され、前記選択スイッチの可動端は、それぞれのクロック制御端に接続され、前記選択スイッチのクロック制御端は、前記位相クロック生成モジュールの同じ出力ノードに接続され、前記選択スイッチは、一方の静止端が電源に接続され、他方の静止端がグランドに接続され、前記選択スイッチの応答制御端は、前記加速応答制御モジュールの出力端にそれぞれ接続され、前記加速応答制御モジュールの入力端は、前記出力電圧端に接続される。
好ましくは、前記位相クロック生成モジュールにおける同じ出力ノードによって出力されるクロック信号が、対応する選択スイッチのオン／オフを制御する場合、第１のクロック信号と第３のクロック信号、第２のクロック信号と第４のクロック信号は重複しないクロック信号であり、該重複しない時間はＴｎｏｖ１であり、前記第１のクロック信号と前記第２のクロック信号、前記第３のクロック信号と前記第４のクロック信号は重複しないクロック信号であり、該重複しない時間はそれぞれＴｎｏｖ３とＴｎｏｖ２であり、これら重複しない時間は、Ｔｎｏｖ２＝２＊Ｔｎｏｖ１＋Ｔｎｏｖ３の関係を満たす。
好ましくは、前記複数のサブチャージポンプモジュール各々が接地電圧未満の電圧出力を供給する場合、該サブチャージポンプモジュールにおける前記第３のＮＭＯＳ管と前記第４のＮＭＯＳ管は、第５のＮＭＯＳ管と第６のＮＭＯＳ管に対応して置き換えられ、前記第２のＰＭＯＳ管、前記第３のＰＭＯＳ管、前記第４のＰＭＯＳ管及び前記第５のＰＭＯＳ管は、第６のＰＭＯＳ管、第７のＰＭＯＳ管、第８のＰＭＯＳ管及び第９のＰＭＯＳ管に対応して置き換えられる。
好ましくは、前記選択スイッチはそれぞれ、第１０のＰＭＯＳ管、第７のＮＭＯＳ管、ＯＲゲート、ＡＮＤゲート、第３のインバータ及び少なくとも１つの第１１のＰＭＯＳ管及び少なくとも１つの第８のＮＭＯＳ管を備える。
前記第１０のＰＭＯＳ管及び前記第７のＮＭＯＳ管のゲートは、前記位相クロック生成モジュールの出力ノードに接続するための選択スイッチのクロック制御端として機能するように接続される。前記第１０のＰＭＯＳ管及び前記第７のＮＭＯＳ管のゲートは、前記ＯＲドアと前記ＡＮＤドアの入力端に対応して接続される。前記第１０のＰＭＯＳ管と前記第７のＮＭＯＳ管のドレイン、各第１１のＰＭＯＳ管と対応する第８のＮＭＯＳ管のドレインは互いに接続され、選択スイッチの可動端として、対応する容量の他の極板を接続させる。前記第１０のＰＭＯＳ管と各第１１のＰＭＯＳ管のソースはそれぞれ電源に接続され、前記第７のＮＭＯＳ管と各第８のＮＭＯＳ管のソースはそれぞれ接地される。各第１１のＰＭＯＳ管のゲートは、前記ＯＲドアの出力端に接続され、各第８のＮＭＯＳ管のゲートは前記ＡＮＤドアの出力端に接続される。前記ＯＲドアの他の入力端は、前記第３のインバータの出力端に接続され、前記ＡＮＤドアの他の入力端は、前記第３のインバータの入力端及び前記加速応答制御モジュールの出力端に接続される。
好ましくは、前記加速応答制御モジュールは、第１の抵抗、第２の抵抗及びヒステリシス・コンパレータを備える。前記第１の抵抗の一端は、前記サブチャージポンプモジュールの出力電圧端にそれぞれ接続され、前記第１の抵抗の他端は、前記第２の抵抗の一端及び前記ヒステリシス・コンパレータの反転入力端にそれぞれ接続され、前記第２の抵抗の他端は接地され、前記ヒステリシス・コンパレータの正相入力端は基準電圧に接続され、前記ヒステリシス・コンパレータの出力端は、前記第１のインバータの入力端及び前記サブチャージポンプモジュールにおける第３のインバータの入力端にそれぞれ接続される。
本発明の実施形態の第２の態様により、上記のチャージポンプ回路を備える集積回路チップを提供する。
本発明の実施形態の第３の態様により、上記のチャージポンプ回路を備える通信端末を提供する。
本発明の実施形態によって提供されるチャージポンプ回路は、位相クロック生成モジュールで一定の位相差を有する複数のクロック信号を生成することによって、複数のサブチャージポンプモジュールが出力電圧を生成するように対応して制御する。また、加速応答制御モジュールにより各サブチャージポンプモジュールの出力電圧を検出し、位相クロック生成モジュール及び各サブチャージポンプモジュールにそれぞれロジック信号を出力することによって、位相クロック生成モジュールによって出力されるクロック信号の周波数を変化させ、各サブチャージポンプモジュールにおける容量の充放電時間を短くする。本発明により、チャージポンプ回路が入力電源から汲み取るピーク電流を効果的に低減し、チャージポンプ回路によって入力電源及び出力電圧信号に生成されるリップル干渉を緩和することができるため、入力電源のオフチップコンデンサへの依存度を低減することができる。
従来のチャージポンプ回路の典型的な応用ブロック図である。 本発明の実施形態によって提供されるチャージポンプ回路の構成を示すブロック図である。 本発明の実施形態によって提供されるチャージポンプ回路において、位相クロック生成モジュールの回路原理図である。 本発明の実施形態によって提供されるチャージポンプ回路において、各サブチャージポンプモジュールの回路原理図である。 本発明の実施形態によって提供されるチャージポンプ回路のタイミングを示す概略図である。 本発明の実施形態によって提供されるチャージポンプ回路において、各サブチャージポンプモジュールの他の回路原理図である。 本発明の実施形態によって提供されるチャージポンプ回路において、各サブチャージポンプモジュールの選択スイッチの回路原理図である。 本発明の実施形態によって提供されるチャージポンプ回路において、加速応答制御モジュールの回路原理図である。
以下、本発明の技術内容について、添付図面と具体的な実施形態を参照してさらに詳細に説明する。
チャージポンプ回路が入力電源に与える大きなリップル干渉とノイズを軽減し、入力電源のオフチップコンデンサへの依存度を低減し、給電システムのコストを低減し、システムの信頼性を向上させるために、チャージポンプ出力電圧を安定かつ高速に生成させることを目的としている。図２に示すように、本発明の実施形態は、まず、位相クロック生成モジュール１０１、加速応答制御モジュール１０５及び複数のサブチャージポンプモジュール（例えば、図１に示した複数のサブチャージポンプモジュール１０２、１０３、１０４など）からなるチャージポンプ回路を提供する。
位相クロック生成モジュール１０１の出力端は、各サブチャージポンプモジュールのクロック制御端に接続され、複数のサブチャージポンプモジュールは並列に接続されて、入力電源端ＶＩＮと出力電圧端ＶＯＵＴに対応して接続される。出力電圧端ＶＯＵＴは、加速応答制御モジュール１０５の入力端に接続され、加速応答制御モジュール１０５の出力端は、位相クロック生成モジュール１０１と各サブチャージポンプモジュールの入力端に接続される。
位相クロック生成モジュール１０１で一定の位相差を有する複数のクロック信号を生成することによって、複数のサブチャージポンプモジュールが生成する出力電圧を制御すると共に、加速応答制御モジュール１０５により、各サブチャージポンプモジュールの出力電圧を検出し、位相クロック生成モジュール１０１及び各サブチャージポンプモジュールにそれぞれロジック信号を出力する。よって、複数のサブチャージポンプモジュールの出力電圧が目標値に達していない場合、位相クロック生成モジュール１０１は加速クロック信号を生成し、各サブチャージポンプモジュールが迅速に出力電圧を生成するように制御する。また、複数のサブチャージポンプモジュールの出力電圧が目標値に達した場合、位相クロック生成モジュール１０１は、各サブチャージポンプモジュールが正常な出力電圧を維持するように制御する。
なお、本発明の異なる実施例において、上記位相差はそれぞれ４５度、６０度、９０度、１２０度または１８０度などであり、対応するサブチャージポンプモジュールの数は、それぞれ８個、６個、４個、３個または２個などである。各サブチャージポンプモジュールが同時刻に受信した、一定の位相差を有するクロック信号の上昇エッジと下降エッジが、重ならないことを保証する上で、サブチャージポンプモジュールの数を柔軟に調整することができる。例えば、図１に示す３ウェイ・サブチャージポンプモジュール１０２、１０３、１０４に対して、対応する位相差は３６０度／３＝１２０度などとなる。
図３に示すように、位相クロック生成モジュール１０１は、第１のＮＭＯＳ管（例えば、第１のＮＭＯＳ管ＭＮ４～ＭＮ６）、第１の容量（例えば、容量Ｃ１１～Ｃ３１）、第２の容量（例えば、容量Ｃ１～Ｃ３）、出力ノード及び第２のインバータ１０１０からなる複数の位相クロック副回路と、第１のインバータＩＮＶ１とを備える。
ここで、第１のインバータＩＮＶ１の入力端は、加速応答制御モジュール１０５の出力端に接続され、第１のインバータＩＮＶ１の出力端は、各第１のＮＭＯＳ管のゲートにそれぞれ接続され、各第１のＮＭＯＳ管のドレインと対応する出力ノード（出力ノードＰＨ１、ＰＨ２及びＰＨ３）の間は、第１の容量に対応して直列に接続される。各第１のＮＭＯＳ管のソースは接地され、各出力ノードに対応するサブチャージポンプモジュールが接続される。また、各出力ノードとグランドとの間には、第２の容量が対応して直列に接続されており、各第２のインバータ１０１０は、カスケード接続されて電源ＶＤＤに対応して接続されて接地した後、端と端とが連結されてリング発振器を形成する。
ここで、第２のインバータ１０１０によって生成される一定の位相差を有する各クロック信号の上昇エッジと下降エッジが重ならないことを保証する上で、第２のインバータ１０１０の数（サブチャージポンプモジュールの数を調整することと類似するため、ここでは省略する）を柔軟に調整することができる。
図３に示すように、位相クロック生成モジュール１０１が、３つの位相差が一例として１２０度のクロック信号を生成する。この位相クロック生成モジュール１０１は、第１のインバータＩＮＶ１、第１のＮＭＯＳ管ＭＮ４～ＭＮ６を３つ、第１の容量Ｃ１１～Ｃ３１を３つ、第２の容量Ｃ１～Ｃ３を３つ、出力ノードＰＨ１、ＰＨ２及びＰＨ３を３つ、及び第２のインバータ１０１０を３つ備える。
ここで、第１のインバータＩＮＶ１の入力端は、加速応答制御モジュール１０５の出力端に接続され、第１のインバータＩＮＶ１の出力端は、３つの第１のＮＭＯＳ管ＭＮ４～ＭＮ６のゲートにそれぞれ接続される。第１のＮＭＯＳ管ＭＮ４と出力ノードＰＨ１との間には第１の容量Ｃ１１が直列に接続され、第１のＮＭＯＳ管ＭＮ５と出力ノードＰＨ２との間には第１の容量Ｃ２１が直列に接続され、第１のＮＭＯＳ管ＭＮ６と出力ノードＰＨ３との間には第１の容量Ｃ３１が直列に接続される。３つの第１のＮＭＯＳ管ＭＮ４～ＭＮ６のソースは接地され、３つの出力ノードＰＨ１、ＰＨ２及びＰＨ３は、対応するサブチャージポンプモジュールに接続される。出力ノードＰＨ１とグランドとの間には第２の容量Ｃ１が直列に接続され、出力ノードＰＨ２とグランドとの間には第２の容量Ｃ２が直列に接続され、出力ノードＰＨ３とグランドとの間には第２の容量Ｃ３が直列に接続される。各第２のインバータ１０１０はカスケード接続され、それに対応して電源ＶＤＤ及びグランドに接続された後、端と端とが連結されてリング発振器を形成する。
各第２のインバータは、第１のＰＭＯＳ管と第２のＮＭＯＳ管とを備え、第１のＰＭＯＳ管と第２のＮＭＯＳ管のゲートとドレインは対応して接続され、第１のＰＭＯＳ管のソースは電源に接続され、第２のＮＭＯＳ管のソースは接地される。図３に示すように、位相クロック生成モジュール１０１が第２のインバータを３つ備える場合を例として、第１のＰＭＯＳ管ＭＰ１と第２のＮＭＯＳ管ＭＮ１、第１のＰＭＯＳ管ＭＰ２と第２のＮＭＯＳ管ＭＮ２、第１のＰＭＯＳ管ＭＰ３と第２のＮＭＯＳ管ＭＮ３はそれぞれ１段の第２のインバータを構成することによって、３段の第２のインバータを得る。
ここで、カスケード接続された第２のインバータの端と端とが連結され、すなわち、第３段の第２のインバータにおける第１のＰＭＯＳ管ＭＰ３は第２のＮＭＯＳ管ＭＮ３のドレインに接続された後、第１段の第２のインバータにおける第１のＰＭＯＳ管ＭＰ１と第２のＮＭＯＳ管ＭＮ１のゲートに接続される。
ここで、位相クロック生成モジュール１０１の出力ノードＰＨ１～ＰＨ３は、対応する第２のインバータ１０１０の出力ノードであり、第１の容量Ｃ１１～Ｃ３１と第２の容量Ｃ１～Ｃ３はそれぞれ、各第２のインバータ１０１０の出力ノードの負荷容量であり、第１のＮＭＯＳ管ＭＮ４～ＭＮ６のゲート電圧は第１のインバータＩＮＶ１の出力であり、第１のインバータＩＮＶは加速応答制御モジュール１０５によって出力されるロジック信号を受信する。第２のインバータ１０１０からなるリング発振器の発振周波数ｆは、以下のような関係を有する。
ここで、Ｒｏｎは第２のインバータ１０１０の等価抵抗を表し、ＣＬは第２のインバータ１０１０の出力ノードの負荷容量を表す。加速応答制御モジュール１０５によって出力されるロジック信号ｆａｓｔ＿ｅｎがハイレベルである場合、第１のＮＭＯＳ管ＭＮ４～ＭＮ６のゲート電圧はローレベルになり、第１のＮＭＯＳ管ＭＮ４～ＭＮ６は遮断状態になる。このとき、各第２のインバータ１０１０の出力ノードの負荷容量は第２の容量Ｃ１～Ｃ３、すなわち、出力ノードＰＨ１の負荷容量は第２の容量Ｃ１であり、出力ノードＰＨ２の負荷容量は、第２の容量Ｃ２であり、出力ノードＰＨ３の負荷容量は第２の容量Ｃ３である。
加速応答制御モジュール１０５によって出力されるロジック信号ｆａｓｔ＿ｅｎがローレベルである場合、第１のＮＭＯＳ管ＭＮ４～ＭＮ６のゲート電圧はハイレベルになり、第１のＮＭＯＳ管ＭＮ４～ＭＮ６はオン状態となる。このとき、各第２のインバータ１０１０の出力ノードの負荷容量は、第２の容量Ｃ１～Ｃ３と第１の容量Ｃ１１～Ｃ３１であり、すなわち、出力ノードＰＨ１の負荷等価容量は、第２の容量Ｃ１と第１の容量Ｃ１１が並列に接続された容量であり、出力ノードＰＨ２の負荷等価容量は、第２の容量Ｃ２と第１の容量Ｃ２１が並列に接続された容量であり、出力ノードＰＨ３の負荷等価容量は、第２の容量Ｃ３と第１の容量Ｃ３１の並列に接続された容量である。
上記から分かるように、加速応答制御モジュール１０５によって出力されるロジック信号がローレベルである場合に比べ、加速応答制御モジュール１０５によって出力されるロジック信号がハイレベルである場合、各第２のインバータ１０１０の出力ノードの負荷容量が減少することによって、リング発振器によって出力されるクロック信号の発振周波数が増加し、複数のサブチャージポンプモジュールの出力電圧が目標値に達していない場合、位相クロック生成モジュール１０１は加速クロック信号を生成し、各サブチャージポンプモジュールが迅速に出力電圧を生成するように制御する。
逆に、加速応答制御モジュール１０５によって出力されるロジック信号がハイレベルであり場合に比べ、加速応答制御モジュール１０５によって出力されるロジック信号がローレベルである場合、各第２のインバータ１０１０の出力ノードの負荷容量が増加することによって、リング発振器によって出力されるクロック信号の発振周波数が低減し、複数のサブチャージポンプモジュールの出力電圧が目標値に達した場合、位相クロック生成モジュール１０１は、各サブチャージポンプモジュールが正常な出力電圧を維持するように制御する。
したがって、加速応答制御モジュール１０５によって出力されるロジック信号の状態に基づいて、各第２のインバータ１０１０における出力ノードの負荷容量の大きさを変更することにより、リング発振器が生成する一定の位相差を有する複数のクロック信号の発振周波数の大きさを調整する。位相クロック生成モジュール１０１によって出力されるクロック信号の位相差が１２０度であることに基づいて、各サブチャージポンプモジュールが出力電圧を生成するように制御するだけでなく、同時に入力電源が各サブチャージポンプモジュールに対する充電容量の個数を減少することを実現する。
したがって、各サブチャージポンプモジュールは、同時に入力電源から時分割に電流を抽出し、各サブチャージポンプモジュールが入力電源から汲み取るピーク電流を低減することによって、過剰なピーク電流による入力電源における入力電源リップルを減少させる。
また、加速応答制御モジュール１０５によって出力されるロジック信号の状態に基づいて、各第２のインバータ１０１０におけるスイッチング管（すなわち、第１のＰＭＯＳ管と第２のＮＭＯＳ管）の導電チャネルの幅と長さの比（アスペクト比と略す）を変更することによって、第２のインバータ１０１０の等価抵抗を変更させ、リング発振器によって生成される一定の位相差を有する複数のクロック信号の発振周波数の大きさを調整することを実現するが、ここでは詳しく説明しない。
各サブチャージポンプモジュールが入力電源Ｖｉｎよりも高い電圧出力を供給する場合、図４に示すように、各サブチャージポンプモジュールは、第３のＮＭＯＳ管ＭＮ７、第４のＮＭＯＳ管ＭＮ８、第２のＰＭＯＳ管ＭＰ４、第３のＰＭＯＳ管ＭＰ５、第４のＰＭＯＳ管ＭＰ６、第５のＰＭＯＳ管ＭＰ７、第１の選択スイッチＳＷ１、第２の選択スイッチＳＷ２、第３の選択スイッチＳＷ３、第４の選択スイッチＳＷ４及び第３の容量Ｃ４、第４の容量Ｃ５、第５の容量Ｃ６、第６の容量Ｃ７及び第８の容量Ｃ８を備える。
各サブチャージポンプモジュールにおける各部の接続関係は、以下の通りである。第３のＮＭＯＳ管ＭＮ７の基板端とソース、第４のＮＭＯＳ管ＭＮ８の基板端とソースは、それぞれ入力電源Ｖｉｎに接続され、第３のＮＭＯＳ管ＭＮ７のゲートは、第４のＮＭＯＳ管ＭＮ８のドレイン、第３の容量Ｃ５の一方の極板Ａ及び第２のＰＭＯＳ管ＭＰ４のドレインにそれぞれ接続される。第３のＮＭＯＳ管ＭＮ７のドレインは、第４のＮＭＯＳ管ＭＮ８のゲート、第３の容量Ｃ４の一方の極板Ｂ及び第３のＰＭＯＳ管ＭＰ５のドレインにそれぞれ接続され、第２のＰＭＯＳ管ＭＰ４の基板端とソース、第３のＰＭＯＳ管ＭＰ５の基板端とソース、第４のＰＭＯＳ管ＭＰ６の基板端とソース、及び第５のＰＭＯＳ管ＭＰ７の基板端とソースは、出力電圧端ＶＯＵＴ及び第８の容量Ｃ８の一端にそれぞれ接続される。第８の容量Ｃ８の他端は接地され、第２のＰＭＯＳ管ＭＰ４のゲートは、第６の容量Ｃ７の一方の極板Ｄ、第４のＰＭＯＳ管ＭＰ６のドレイン及び第５のＰＭＯＳ管ＭＰ７のゲートにそれぞれ接続される。第３のＰＭＯＳ管ＭＰ５のゲートは、第５の容量Ｃ６の一方の極板Ｃ、第５のＰＭＯＳ管ＭＰ７のドレイン及び第４のＰＭＯＳ管ＭＰ６のゲートにそれぞれ接続される。
第３の容量Ｃ４の他方の極板は第１の選択スイッチＳＷ１の可動端に接続され、第４の容量Ｃ５の他方の極板は第２の選択スイッチＳＷ２の可動端に接続される。第５の容量Ｃ６の他方の極板は第３の選択スイッチＳＷ３の可動端に接続され、第６の容量Ｃ７の他方の極板は第４の選択スイッチＳＷ４の可動端に接続される。第１の選択スイッチＳＷ１、第２の選択スイッチＳＷ２、第３の選択スイッチＳＷ３及び第４の選択スイッチＳＷ４の可動端は、それぞれ各自のクロック制御端に対応して接続される。第１の選択スイッチＳＷ１、第２の選択スイッチＳＷ２、第３の選択スイッチＳＷ３及び第４の選択スイッチＳＷ４のクロック制御端は、位相クロック生成モジュール１０１の同一出力ノードに対応して接続される。
第１の選択スイッチＳＷ１、第２の選択スイッチＳＷ２、第３の選択スイッチＳＷ３及び第４の選択スイッチＳＷ４は、一方の静止端が電源ＶＤＤに接続され、他方の静止端が接地端ＧＮＤに接続される。第１の選択スイッチＳＷ１、第２の選択スイッチＳＷ２、第３の選択スイッチＳＷ３及び第４の選択スイッチＳＷ４の応答制御端は、加速応答制御モジュール１０５の出力端に接続され、加速応答制御モジュール１０５の入力端は、出力電圧端ＶＯＵＴに接続される。
位相クロック生成モジュール１０１が各サブチャージポンプモジュールに位相差が１２０度のクロック信号を供給する場合、各サブチャージポンプモジュールにおいて、第１の選択スイッチＳＷ１、第２の選択スイッチＳＷ２、第３の選択スイッチＳＷ３及び第４の選択スイッチＳＷ４が位相クロック生成モジュール１０１における同一出力ノードからクロック信号を時分割で受信する。すなわち、第１の選択スイッチＳＷ１は、クロック制御端を介して第１のクロック信号Φ１を受信し、第２の選択スイッチＳＷ２は、クロック制御端を介して第２のクロック信号Φ２を受信し、第３の選択スイッチＳＷ３は、クロック制御端を介して第３のクロック信号Φ３を受信し、第４の選択スイッチＳＷ４は、クロック制御端を介して第４のクロック信号Φ４を受信する。
したがって、選択スイッチＳＷ１～ＳＷ４は、位相クロック生成モジュール１０１における同一出力ノードから出力されるクロック信号Φ１～Φ４により制御され、容量Ｃ４～Ｃ７に対して時分割で充放電を行う。スイッチとして使用される第３のＮＭＯＳ管ＭＮ７、第４のＮＭＯＳ管ＭＮ８、第２のＰＭＯＳ管ＭＰ４、第３のＰＭＯＳ管ＭＰ５、第４のＰＭＯＳ管ＭＰ６及び第５のＰＭＯＳ管ＭＰ７のオン及びオフにより、容量Ｃ４～Ｃ７の電荷を第８の容量Ｃ８に転送する。クロック信号Φ１～Φ４により選択スイッチＳＷ１～ＳＷ４をそれぞれ制御して、容量Ｃ４～Ｃ７に対して時分割で充放電を行うことによって、入力電源が同時に各サブチャージポンプモジュールに対して充電する容量数を減らし、ピーク電流が大きすぎることによる入力電源における入力電源リップルを低減し、入力電源のオフチップコンデンサへの依存度を低下させる。
図５に示すように、位相クロック生成モジュール１０１における同じ出力ノードによって出力されるクロック信号Φ１～Φ４を介して、選択スイッチＳＷ１～ＳＷ４のオン／オフを制御する場合、クロック信号Φ１～Φ４は、第１のクロック信号Φ１と第３のクロック信号Φ３、第２のクロック信号Φ２と第４のクロック信号Φ４が重複しないクロック信号であり、その重複しない時間がＴｎｏｖ１である条件を満たす必要がある。第１のクロック信号Φ１と第２のクロック信号Φ２、第３のクロック信号Φ３と第４のクロック信号Φ４も、互いに重複しないクロック信号であり、その重複しない時間がそれぞれＴｎｏｖ３とＴｎｏｖ２であり、クロック信号Φ１～Φ４の重複しない時間は、Ｔｎｏｖ２＝２＊Ｔｎｏｖ１＋Ｔｎｏｖ３の関係を満たす必要がある。
以上の重複しないクロック信号の制御に基づいて、容量Ｃ４～Ｃ７はすべて時分割で充電されるため、同時刻における入力電源Ｖｉｎの充電容量が減少し、さらに容量Ｃ４～Ｃ７に対する入力電源の充電電流とそれによる入力電源リップルが低減する。具体的には、初期状態では、全てのクロック信号Φ１～Φ４がローレベルであるため、選択スイッチＳＷ１～ＳＷ４の可動端は、クロック制御端を介して接地端ＧＮＤに接続され、第４の容量Ｃ５と第３の容量Ｃ４の極板ＡとＢが第３のＮＭＯＳ管ＭＮ７、第４のＮＭＯＳ管ＭＮ８のボディダイオードによってＶｉｎ電位に充電され、同様に出力電圧端ＶＯＵＴ、第５の容量Ｃ６及び第６の容量Ｃ７における極板ＣとＤの初期電位がいずれも入力電源Ｖｉｎである。Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝Ｃと仮定すると、容量Ｃ４～Ｃ７はいずれも初期にＣＶｉｎの蓄積電荷を有する。
クロック信号Φ２とΦ３がローレベルの場合、第４の容量Ｃ５と第５の容量Ｃ６は、それぞれ第２の選択スイッチＳＷ２、第３の選択スイッチＳＷ３に接続された極板が電源ＶＤＤに接続されて充電され、第４の容量Ｃ５と第５の容量Ｃ６は充電状態になり、また、第４の容量Ｃ５と第５の容量Ｃ６における極板ＡとＣの電圧は、入力電源Ｖｉｎ＋電源ＶＤＤである。これと同時に、クロック信号Φ１とΦ４がハイレベルの場合、第１の選択スイッチＳＷ１と第４の選択スイッチＳＷ４は、第３の容量Ｃ４と第６の容量Ｃ７それに接続された極板を接地端ＧＮＤに短絡させ、第３の容量Ｃ４と第６の容量Ｃ７は保持状態になり、第３の容量Ｃ４と第６の容量Ｃ７における極板ＢとＤの電圧は入力電源Ｖｉｎである。
このとき、第３のＮＭＯＳ管ＭＮ７はオンになり、第４のＮＭＯＳ管ＭＮ８はオフになり、第２のＰＭＯＳ管ＭＰ４と第５のＰＭＯＳ管ＭＰ７はオンになり、第３のＰＭＯＳ管ＭＰ５と第４のＰＭＯＳ管ＭＰ６はオフになるため、第５の容量Ｃ６と第４の容量Ｃ５における電荷は第８の容量Ｃ８に転送されて第８の容量Ｃ８を充電し、第３の容量Ｃ４と第６の容量Ｃ７は保持状態になる。
クロック信号Φ２及びΦ３がローレベルからハイレベルにジャンプした後、第２の選択スイッチＳＷ２及び第３の選択スイッチＳＷ３に接続された第４の容量Ｃ５と第５の容量Ｃ６の極板はグランドと短絡され、容量電圧が急激に変化できないため、第４の容量Ｃ５と第５の容量Ｃ６の電圧差は、やはり入力電源Ｖｉｎであり、したがって、第４の容量Ｃ５と第５の容量Ｃ６における極板ＡとＣの電圧は入力電源Ｖｉｎである。
このとき、クロック信号Φ１とΦ４は、ハイレベルからローレベルにジャンプし、第１の選択スイッチＳＷ１と第４の選択スイッチＳＷ４にそれぞれ接続された第３の容量Ｃ４と第６の容量Ｃ７の極板が電源ＶＤＤに接続されているため、第３の容量Ｃ４と第６の容量Ｃ７における極板ＢとＤの電圧は、それぞれ入力電源Ｖｉｎ＋電源ＶＤＤである。
したがって、第３のＮＭＯＳ管ＭＮ７はオフになり、第４のＮＭＯＳ管ＭＮ８はオンになり、第２のＰＭＯＳ管ＭＰ４と第５のＰＭＯＳ管ＭＰ７はオフになり、第４のＰＭＯＳ管ＭＰ６と第３のＰＭＯＳ管ＭＰ５はオンになり、第３の容量Ｃ４と第６の容量Ｃ７における電荷は、それぞれ第８の容量Ｃ８に転送されて第８の容量Ｃ８を充電し、第４の容量Ｃ５と第５の容量Ｃ６は保持状態になる。
したがって、重複しないクロックによって制御される選択スイッチＳＷ１～ＳＷ４に基づいて、第３の容量Ｃ４と第６の容量Ｃ７、及び第４の容量Ｃ５と第５の容量Ｃ６は、同時に電源ＶＤＤから電流を汲み取らないため、この電源ＶＤＤのピーク電流が顕著に小さくなる。ただし、電荷を伝送する過程において、第３の容量Ｃ４と第６の容量Ｃ７または第４の容量Ｃ５と第５の容量Ｃ６が共に第８の容量Ｃ８に伝送電荷を提供する。クロックが反転する時点では、各サブチャージポンプモジュールの出力電圧ＶＯＵＴのリップルも顕著に減少するように、毎回１つの容量状態だけ切り替える。いくつかのクロック周期を通じて、最終的にＶＯＵＴ＝Ｖｉｎ＋ＶＤＤに達し、それによって、各サブチャージポンプモジュールが定常出力に達し、また入力電源よりも高い電圧を出力することが実現できる。
例えば、第４の容量Ｃ５と第５の容量Ｃ６が、第８の容量Ｃ８に伝送電荷を供給する状態になり、第３の容量Ｃ４と第６の容量Ｃ７が充電状態であると仮定すると、クロックが反転する時点では、第４の容量Ｃ５を先に伝送状態から充電状態に切り替えることができる。その後、第５の容量Ｃ６が、伝送状態から充電状態に切り替えられ、第３の容量Ｃ４が、充電状態から伝送状態に切り替えられ、最終的に充電状態から伝送状態に切り替えられる。
各サブチャージポンプモジュールは、入力電源Ｖｉｎよりも高い電圧出力を提供することができると共に、接地電圧ＶＳＳよりも低い電圧出力を提供することができる。図６に示すように、接地電圧ＶＳＳよりも低い電圧出力を提供する必要がある場合、各サブチャージポンプモジュールにおける第３のＮＭＯＳ管ＭＮ７と第４のＮＭＯＳ管ＭＮ８を、第６のＰＭＯＳ管ＭＰ８と第７のＰＭＯＳ管ＭＰ９に対応して置き換え、第２のＰＭＯＳ管ＭＰ４、第３のＰＭＯＳ管ＭＰ５、第４のＰＭＯＳ管ＭＰ６及び第５のＰＭＯＳ管ＭＰ７を、第５のＮＭＯＳ管ＭＮ９、第６のＮＭＯＳ管ＭＮ１０、第９のＮＭＯＳ管ＭＮ１３及び第１０ＮＭＯＳ管ＭＮ１４に対応して置き換えるだけでよい。この実装プロセスは、上記の各サブチャージポンプモジュールが入力電源Ｖｉｎよりも高い電圧出力を提供するプロセスと逆のプロセスであり、ここでは詳しく説明しない。
出力電圧を迅速に生成できるようにするために、選択スイッチＳＷ１～ＳＷ４を最適化処理することができ、すなわち、選択スイッチＳＷ１～ＳＷ４は加速選択スイッチとなる。図７に示すように、各選択スイッチは、第１０のＰＭＯＳ管ＭＰ１２、第７のＮＭＯＳ管ＭＮ１１、ＯＲゲートＯＲ１、ＡＮＤゲートＡＮＤ１、第３のインバータＩＮＶ２及び少なくとも１つの第１１のＰＭＯＳ管ＭＰ１３及び第８のＮＭＯＳ管ＭＮ１２を備える。
この選択スイッチの各部の接続関係は、以下の通りである。第１０のＰＭＯＳ管ＭＰ１２、第７のＮＭＯＳ管ＭＮ１１のゲートは、位相クロック生成モジュール１０１の出力ノードの１つに接続するための選択スイッチのクロック制御端として一緒に接続され、位相クロック生成モジュール１０１によって出力されるクロック信号Φｉ（クロック信号Φ１～Φ４におけるいずれか１つのクロック信号）を受信する。
また、第１０のＰＭＯＳ管ＭＰ１２と第７のＮＭＯＳ管ＭＮ１１のゲートは、ＯＲゲートＯＲ１とＡＮＤゲートＡＮＤ１の一方の入力端に対応して接続され、第１０のＰＭＯＳ管ＭＰ１２と第７のＮＭＯＳ管ＭＮ１１のドレイン、第１１のＰＭＯＳ管ＭＰ１３と対応する第８のＮＭＯＳ管ＭＮ１２のドレインは互いに接続され、選択スイッチの可動端として、対応する容量（容量Ｃ４～Ｃ７における１つの容量）を他方の極板に接続させる。第１０のＰＭＯＳ管ＭＰ１２と第１１のＰＭＯＳ管ＭＰ１３のソースは、それぞれ電源ＶＤＤに接続され、第７のＮＭＯＳ管ＭＮ１１と各第８のＮＭＯＳ管ＭＮ１２のソースは、それぞれ接地される。第１１のＰＭＯＳ管ＭＰ１３のゲートはＯＲゲートＯＲ１の出力端に接続され、第８のＮＭＯＳ管ＭＮ１２のゲートはＡＮＤゲートの出力端に接続される。ＯＲゲートＯＲ１の他の入力端は第３のインバータＩＮＶ２の出力端に接続され、ＡＮＤゲートＡＮＤ１の他の入力端は、第３のインバータＩＮＶ２の入力端及び加速応答制御モジュール１０５の出力端に接続される。
加速応答制御モジュール１０５により、各サブチャージポンプモジュールの出力電圧が目標値に達していないことが検出されると、加速応答制御モジュール１０５は、ハイレベルのロジック信号ｆａｓｔ＿ｅｎを第３のインバータＩＮＶ２に出力する。クロック信号Φｉがハイレベルの場合、ＡＮＤゲートＡＮＤ１の出力はハイレベルになり、第７のＮＭＯＳ管ＭＮ１１と少なくとも１つの第８のＮＭＯＳ管ＭＮ１２が並列接続され、各サブチャージポンプモジュールに対応するプルダウン抵抗が小さくなる。すなわち、各サブチャージポンプモジュールの出力電圧端に接続された第８の容量Ｃ８の放電電流が増加し、放電経路上のオン抵抗が小さくなる。
同様に、クロック信号Φｉがローレベルの場合、ＯＲゲートＯＲ１１の出力はローレベルであるため、出力電圧ＶＯＵＴのプルアップ抵抗が、第１０のＰＭＯＳ管ＭＰ１２と少なくとも１つの第１１のＰＭＯＳ管ＭＰ１３と並列接続されたインピーダンスになり、各サブチャージポンプモジュールに対応するプルアップ抵抗が小さくなる。すなわち、各サブチャージポンプモジュールの出力電圧端に接続された第８の容量Ｃ８の充電電流が増加され、充電経路上のオン抵抗が小さくなる。
クロック信号Φｉの周波数が高い場合、第３のインバータＩＮＶ２のオン抵抗を小さくすることにより、高周波クロック信号の制御下で各サブチャージポンプモジュールのＣ４～Ｃ７に対する充電速度を高め、よって、各サブチャージポンプモジュールの出力電圧の立ち上がり時間を短くすることができる。同時に、各サブチャージポンプモジュールの出力電圧が定常値に達すると、ロジック信号は０であり、クロック信号Φｉがローレベル、ハイレベルの場合、第３のインバータＩＮＶ２のオン抵抗は、それぞれ第１０のＰＭＯＳ管ＭＰ１２、第７のＮＭＯＳ管ＭＮ１１のオン抵抗によって決定される。
このとき、クロック信号Φｉの周波数が低下し、選択スイッチのプルアップ・プルダウン抵抗が増加しても、各サブチャージポンプモジュールの充電性能に影響を与えないことを満たせばよい。したがって、各サブチャージポンプモジュールの出力電圧が定常状態に達した後、選択スイッチのプルアップ・プルダウン抵抗が増加することにより、容量Ｃ４～Ｃ７が電源から電流を汲み取る速度が遅くなり、チャージポンプ回路の動作時の入力電源のピーク電流をさらに小さくすることができる。
図８に示すように、加速応答制御モジュール１０５は、第１の抵抗Ｒ１、第２の抵抗Ｒ０及びヒステリシス・コンパレータＣｏｍｐを備える。第１の抵抗Ｒ１は、一端が各サブチャージポンプモジュールの出力電圧端ＶＯＵＴに接続され、他端が第２の抵抗Ｒ０の一端、ヒステリシス・コンパレータＣｏｍｐの反転入力端にそれぞれ接続される。第２の抵抗Ｒ０の他端は接地され、ヒステリシス・コンパレータＣｏｍｐの正相入力端は、基準電圧ＶＲＥＦに接続され、ヒステリシス・コンパレータＣｏｍｐの出力端は、位相クロック生成モジュール１０１の第１のインバータＩＮＶ１の入力端及び各サブチャージポンプモジュールにおける第３のインバータＩＮＶ２の入力端に接続される。
加速応答検出モジュール１０５により、各サブチャージポンプモジュールの出力電圧を検出し、各サブチャージポンプモジュールの出力電圧が目標値に達していない場合、ヒステリシス・コンパレータＣｏｍｐによって出力されるロジック信号ｆａｓｔ＿ｅｎはハイレベルとなり、位相クロック生成モジュール１０１及び各サブチャージポンプモジュールに出力される。
位相クロック生成モジュールにおいて、リング発振器の発振周波数を変更し、各サブチャージポンプモジュールにおいて、各サブチャージポンプモジュールが出力電圧を迅速に生成するように、容量の充放電速度を調整する。各サブチャージポンプモジュールの出力電圧が目標値に達した場合、ヒステリシス・コンパレータＣｏｍｐによって出力されるロジック信号ｆａｓｔ＿ｅｎがローレベルになり、チャージポンプ回路は低ピーク電流、低電力状態で動作する。
ここで、各サブチャージポンプモジュールの出力電圧が目標値に達したか否かを容易に判断するために、ヒステリシス・コンパレータＣｏｍｐに閾値反転電圧を設定することができる。この閾値反転電圧はＶＲＥＦ（１＋Ｒ１／Ｒ０）である。第１の抵抗Ｒ１、第２の抵抗Ｒ０の割合を調整することにより、閾値反転電圧を設定することができ、各サブチャージポンプモジュールの出力電圧が閾値反転電圧に達する場合、各サブチャージポンプモジュールの出力電圧が目標値に達したと考えられる。
なお、本発明の実施形態により提供されるチャージポンプ回路は、アナログ集積回路チップに使用することができる。このアナログ集積回路チップにおけるチャージポンプ回路の具体的な構成については、ここで詳しく説明しない。
上記チャージポンプ回路は、アナログ集積回路の重要な構成要素として、様々な通信端末に使用することもできる。ここで言及される通信端末とは、モバイル環境で使用可能で、ＧＳＭ、ＥＤＧＥ、ＴＤＤ＿ＬＴＥ、ＦＤＤ＿ＬＴＥ、５Ｇ ＮＲなどの各種通信方式をサポートするコンピュータ装置を意味し、携帯電話、ノートパソコン、タブレットＰＣ、車載パソコンなどが挙げられる。また、本発明によって提供される技術的解決策は、通信基地局などの他のアナログ集積回路の応用にも適用される。
従来技術と比較して、本発明によって提供されるチャージポンプ回路は、複数のサブチャージポンプモジュールが生成する出力電圧を対応して制御するために、位相クロック生成モジュールを介して一定の位相差を有する複数のクロック信号を生成する。加速応答制御モジュールで各サブチャージポンプモジュールの出力電圧を検出し、位相クロック生成モジュールによって出力されるクロック信号の周波数を変更し、各サブチャージポンプモジュールにおける容量の充放電時間を短くするために、位相クロック生成モジュール及び各サブチャージポンプモジュールにそれぞれロジック信号を出力する。
本発明により、チャージポンプ回路が入力電源から汲み取るピーク電流を効果的に低減し、チャージポンプ回路が入力電源及び出力電圧信号に与えるリップル干渉を緩和することができ、よって、入力電源のオフチップコンデンサへの依存度を低減することができる。
以上、本発明の実施形態によって提供されるチャージポンプ回路、チップ及び通信端末について詳細に説明した。当業者にとっては、本発明の実質的内容から逸脱することなく、それに対して行われるいかなる明白な修正も、全て本発明の特許権の保護範囲内に属する。

Claims (12)

  1. チャージポンプ回路であって、
    位相クロック生成モジュール、加速応答制御モジュール及び複数のサブチャージポンプモジュールを備え、
    前記位相クロック生成モジュールの出力端は、前記複数のサブチャージポンプモジュール各々のクロック制御端に接続され、前記複数のサブチャージポンプモジュールは並列に接続されて入力電源端及び出力電圧端に対応して接続され、前記出力電圧端は、前記加速応答制御モジュールの入力端に接続され、前記加速応答制御モジュールの出力端は、前記位相クロック生成モジュール及び前記複数のサブチャージポンプモジュール各々の入力端に接続され、
    前記位相クロック生成モジュールは、一定の位相差を有する複数のクロック信号を生成し、前記複数のサブチャージポンプモジュールが出力電圧を生成するように対応して制御すると共に、前記加速応答制御モジュールにより前記出力電圧を検出した後、前記位相クロック生成モジュール及び前記複数のサブチャージポンプモジュール各々にロジック信号を出力することによって、前記出力電圧が目標値に達していない場合、前記位相クロック生成モジュールは、加速クロック信号を生成して前記出力電圧を迅速に生成し、また、前記出力電圧が目標値に達した場合、正常な出力電圧を維持するように、前記位相クロック生成モジュールが前記複数のサブチャージポンプモジュール各々を制御することを特徴とする、チャージポンプ回路。
  2. 前記位相クロック生成モジュールは、第１のＮＭＯＳ管、第１の容量、第２の容量、出力ノード及び第２のインバータからなる複数の位相クロック副回路と、第１のインバータとを備え、
    前記第１のインバータの入力端は、前記加速応答制御モジュールの出力端に接続され、前記第１のインバータの出力端は、前記第１のＮＭＯＳ管各々のゲートに接続され、前記第１のＮＭＯＳ管各々のドレインと対応する出力ノードとの間には、前記第１の容量が対応して直列に接続され、前記第１のＮＭＯＳ管各々のソースは接地され、前記出力ノードは対応するサブチャージポンプモジュールに接続され、また前記出力ノードとグランド間には、前記第２の容量が対応して直列に接続され、前記第２のインバータ各々は、カスケード接続されて電源及びグランドに対応して接続され、端と端が連結されてリング発振器を形成することを特徴とする、請求項１に記載のチャージポンプ回路。
  3. 前記第２のインバータは、第１のＰＭＯＳ管と第２のＮＭＯＳ管とを備え、
    前記第１のＰＭＯＳ管は前記第２のＮＭＯＳ管のゲートとドレインに対応して接続され、前記第１のＰＭＯＳ管のソースは電源に接続され、前記第２のＮＭＯＳ管のソースは接地されることを特徴とする、請求項２に記載のチャージポンプ回路。
  4. 前記加速応答制御モジュールが、前記位相クロック生成モジュールに出力するロジック信号の状態に基づいて、前記位相クロック生成モジュールの出力ノードにおける負荷容量の大きさを変化させ、前記リング発振器が生成する一定の位相差を有する複数のクロック信号の発振周波数の大きさを調整することを特徴とする、請求項１～３のいずれか１項に記載のチャージポンプ回路。
  5. 前記加速応答制御モジュールが、前記位相クロック生成モジュールに出力するロジック信号の状態に基づいて、前記第２のインバータにおける各スイッチング管のアスペクト比を変化して、前記第２のインバータの等価抵抗を変化させることによって、前記リング発振器によって生成される一定の位相差を有する複数のクロック信号の発振周波数の大きさを調整することを特徴とする、請求項１～３のいずれか１項に記載のチャージポンプ回路。
  6. 前記複数のサブチャージポンプモジュール各々が入力電源よりも高い電圧出力を供給する場合、該サブチャージポンプモジュールは、第３のＮＭＯＳ管、第４のＮＭＯＳ管、第２のＰＭＯＳ管、第３のＰＭＯＳ管、第４のＰＭＯＳ管、第５のＰＭＯＳ管、第１の選択スイッチ、第２の選択スイッチ、第３の選択スイッチ、第４の選択スイッチ及び第３の容量、第４の容量、第５の容量、第６の容量及び第８の容量を備え、
    前記第３のＮＭＯＳ管の基板端とソース、前記第４のＮＭＯＳ管の基板端とソースは、それぞれ入力電源に接続され、前記第３のＮＭＯＳ管のゲートは、前記第４のＮＭＯＳ管のドレイン、前記第４の容量の一方の極板及び前記第２のＰＭＯＳ管のドレインにそれぞれ接続され、前記第３のＮＭＯＳ管のドレインは、前記第４のＮＭＯＳ管のゲート、前記第３の容量の一方の極板及び前記第３のＰＭＯＳ管のドレインにそれぞれ接続され、前記第２のＰＭＯＳ管の基板端とソース、前記第３のＰＭＯＳ管の基板端とソース、前記第４のＰＭＯＳ管の基板端とソース、及び前記第５のＰＭＯＳ管の基板端とソースは、それぞれ出力電圧端及び前記第８の容量の一端に接続され、前記第８の容量の他端は接地され、前記第２のＰＭＯＳ管のゲートは、前記第６の容量の一方の極板、前記第４のＰＭＯＳ管のドレイン及び前記第５のＰＭＯＳ管のゲートにそれぞれ接続され、前記第３のＰＭＯＳ管のゲートは、前記第５の容量の一方の極板、前記第５のＰＭＯＳ管のドレイン及び前記第４のＰＭＯＳ管のゲートにそれぞれ接続され、前記第３の容量、前記第４の容量、前記第５の容量及び前記第６の容量の他方の極板は、対応する選択スイッチの可動端に接続され、前記選択スイッチの可動端は、それぞれのクロック制御端に接続され、前記選択スイッチのクロック制御端は、前記位相クロック生成モジュールの同じ出力ノードに接続され、前記選択スイッチは、一方の静止端が電源に接続され、他方の静止端がグランドに接続され、前記選択スイッチの応答制御端は、前記加速応答制御モジュールの出力端にそれぞれ接続され、前記加速応答制御モジュールの入力端は、前記出力電圧端に接続されることを特徴とする、請求項１に記載のチャージポンプ回路。
  7. 前記選択スイッチはそれぞれ、第１０のＰＭＯＳ管、第７のＮＭＯＳ管、ＯＲゲート、ＡＮＤゲート、第３のインバータ及び少なくとも１つの第１１のＰＭＯＳ管及び少なくとも１つの第８のＮＭＯＳ管を備え、
    前記位相クロック生成モジュールの出力ノードを接続するための選択スイッチのクロック制御端として、前記第１０のＰＭＯＳ管、前記第７のＮＭＯＳ管のゲートが接続され、前記第１０のＰＭＯＳ管、前記第７のＮＭＯＳ管のゲートは、前記ＯＲゲート及び前記ＡＮＤゲートの入力端に接続され、対応する容量を他方の極板を接続するために前記選択スイッチの可動端として、前記第１０のＰＭＯＳ管と前記第７のＮＭＯＳ管のドレイン、各第１１のＰＭＯＳ管と対応する第８のＮＭＯＳ管のドレインは互いに接続され、前記第１０のＰＭＯＳ管と前記第１１のＰＭＯＳ管のソースはそれぞれ電源に接続され、前記第７のＮＭＯＳ管と前記第８のＮＭＯＳ管のソースはそれぞれ接地され、前記第１１のＰＭＯＳ管のゲートは、前記ＯＲゲートの出力端に接続され、前記第８のＮＭＯＳ管のゲートは前記ＡＮＤゲートの出力端に接続され、前記ＯＲゲートの他の入力端は前記第３のインバータの出力端に接続され、前記ＡＮＤゲートの他の入力端は前記第３のインバータの入力端及び前記加速応答制御モジュールの出力端に接続されることを特徴とする、請求項６に記載のチャージポンプ回路。
  8. 前記位相クロック生成モジュールにおける同じ出力ノードによって出力されるクロック信号が、対応する選択スイッチのオン／オフを制御する場合、第１のクロック信号と第３のクロック信号、第２のクロック信号と第４のクロック信号は重複しないクロック信号であり、該重複しない時間はＴｎｏｖ１であり、前記第１のクロック信号と前記第２のクロック信号、前記第３のクロック信号と前記第４のクロック信号は重複しないクロック信号であり、該重複しない時間はそれぞれＴｎｏｖ３とＴｎｏｖ２であり、これら重複しない時間は、Ｔｎｏｖ２＝２＊Ｔｎｏｖ１＋Ｔｎｏｖ３の関係を満たすことを特徴とする、請求項１に記載のチャージポンプ回路。
  9. 前記複数のサブチャージポンプモジュール各々が接地電圧未満の電圧出力を供給する場合、該サブチャージポンプモジュールにおける前記第３のＮＭＯＳ管と前記第４のＮＭＯＳ管は、第５のＮＭＯＳ管と第６のＮＭＯＳ管に対応して置き換えられ、前記第２のＰＭＯＳ管、前記第３のＰＭＯＳ管、前記第４のＰＭＯＳ管及び前記第５のＰＭＯＳ管は、第６のＰＭＯＳ管、第７のＰＭＯＳ管、第８のＰＭＯＳ管及び第９のＰＭＯＳ管に対応して置き換えられることを特徴とする、請求項１項に記載のチャージポンプ回路。
  10. 前記加速応答制御モジュールは、第１の抵抗、第２の抵抗及びヒステリシス・コンパレータを備え、
    前記第１の抵抗の一端は、前記サブチャージポンプモジュールの出力電圧端にそれぞれ接続され、前記第１の抵抗の他端は、前記第２の抵抗の一端及び前記ヒステリシス・コンパレータの反転入力端にそれぞれ接続され、前記第２の抵抗の他端は接地され、前記ヒステリシス・コンパレータの正相入力端は基準電圧に接続され、前記ヒステリシス・コンパレータの出力端は、前記第１のインバータの入力端及び前記サブチャージポンプモジュールにおける第３のインバータの入力端にそれぞれ接続されることを特徴とする、請求項１に記載のチャージポンプ回路。
  11. 請求項１～１０のいずれか１項に記載のチャージポンプ回路を備えることを特徴とする、集積回路チップ。
  12. 請求項１～１０のいずれか１項に記載のチャージポンプ回路を備えることを特徴とする、通信端末。
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