JP2023549414A - 正負電圧チャージポンプ回路、チップ及び通信端末 - Google Patents

正負電圧チャージポンプ回路、チップ及び通信端末 Download PDF

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Abstract

【課題】正負電圧チャージポンプ回路、チップ及び通信端末を提供する。【解決手段】正負電圧チャージポンプ回路は、クロック発生モジュールと、正電圧チャージポンプモジュールと、過渡増強モジュール及び負電圧チャージポンプモジュールを含む。正電圧チャージポンプモジュールにより、クロック発生モジュールから出力されるクロック信号に基づいて正電圧を生成するとともに、過渡増強モジュールによって該正電圧及び給電電圧をサンプリングして電流に変換した後に比較し、比較結果に基づいて、負電圧チャージポンプモジュールに切り替え可能な入力電圧を供給する。負電圧チャージポンプモジュールは、クロック発生モジュールから出力されるクロック信号に基づいて、負電圧を迅速に且つ確実に確立するとともに、負電圧チャージポンプモジュールが負電圧を生成する速度及び効率を向上できるだけでなく、異なる負圧の要求を柔軟に実現できる。【選択図】図１

Description

本発明は、正負電圧チャージポンプ回路に関すると共に、該正負電圧チャージポンプ回路を含む集積回路チップ及び対応する通信端末に関し、アナログ集積回路の技術分野に属する。
集積回路の高集積化、ディープサブミクロン限界に向けたプロセスノードの進化、及びチップの適用環境の多様化に伴い、チャージポンプ回路は、様々な集積回路製品の基本的なモジュール回路として広く応用されている。チャージポンプ回路の主な機能は、システムに入力電源電圧の正のレールよりも高い正電圧源と、入力電源電圧の負のレールよりも低い負電圧源を供給し、システム設計の仕様をより良く満たすことである。正電源の高電圧チャージポンプ回路は既に多くの応用シーンに存在しているが、システムの仕様要求が増加し続けるにつれて、より多くの電子システムの内部に正方向の高電圧と負方向の高電圧を同時に生成させて、安定した信頼性の高い動作が必要である。したがって、安定した信頼性を提供し、入力電源の正のレールよりも高く、且つ入力電源の負のレールよりも低い電圧を同時に発生させるチャージポンプ回路の設計の必要性が益々高まっている。
特許番号がＺＬ２００８１０１４２１５７．２である中国特許には、非対称クロスカップリング単辺カスケード接続チャージポンプ構造に基づいて、セレクタにより正高圧又は負高圧を出力するように作動する、正負高圧のチャージポンプ回路が公開されている。しかし、該回路は、正電源電圧と負電源電圧を同時に出力することができない。また、特許番号がＺＬ２０１６１０００４３６８．４である特許には、３相分周器を用いて固定パルス列を実現した３つのクロック信号により、コンデンサの充放電を制御して正負電圧源の出力を実現する正負電圧源を生成するチャージポンプ回路が公開されている。この回路は、正及び負電圧源出力を実現できるが、その出力電圧源の絶対値がいずれも入力電圧源より低いため、実用的な用途が非常に限定される。
本発明が解決しようとする第一の技術的課題は、正負電圧チャージポンプ回路を提供することである。
本発明が解決しようとするその他の技術的課題は、正負電圧チャージポンプ回路が含まれるチップ及び対応する通信端末を提供することである。
上記の目的を達成するために、本発明は以下の技術的解決策を用いる。
本発明の実施例による第１の態様では、クロック発生モジュールと、正電圧チャージポンプモジュールと、過渡増強モジュール及び負電圧チャージポンプモジュールを含む正負電圧チャージポンプ回路を提供する。前記クロック発生モジュールの出力端は前記正電圧チャージポンプモジュール及び前記負電圧チャージポンプモジュールの入力端に接続され、前記正電圧チャージポンプモジュールの出力端は前記過渡増強モジュールの入力端に接続される。前記過渡増強モジュールの出力端は前記負電圧チャージポンプモジュールの入力電源端に接続され、前記クロック発生モジュールと、前記正電圧チャージポンプモジュール及び前記過渡増強モジュールの電源端はいずれも給電電圧に接続される。
前記正電圧チャージポンプモジュールは、前記クロック発生モジュールから出力されるクロック信号に基づいて正電圧を生成し、前記正電圧と前記給電電圧は、入力電圧源として前記過渡増強モジュールによってサンプリングされて電流に変換された後に比較される。比較結果に基づいて、前記負電圧チャージポンプモジュールは前記クロック発生モジュールから出力されるクロック信号に基づいて負電圧を発生させるように、切り替え可能な入力電圧を前記負電圧チャージポンプモジュールに供給する。
好ましくは、前記正電圧チャージポンプモジュールは、第１のクロック変換ユニット及び少なくとも１つの正電圧チャージポンプユニットを含む。前記第１のクロック変換ユニットの入力端は前記クロック発生モジュールの出力端に接続され、前記第１のクロック変換ユニットの出力端は、各前記正電圧チャージポンプユニットの入力端に接続される。
好ましくは、前記第１のクロック変換ユニットは、第１のインバータと、第２のインバータと、第３のインバータと、第４のインバータと、第５のインバータと、第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートを含む。前記第１のインバータの入力端は前記クロック発生モジュールの出力端と前記第２のＮＡＮＤゲートの１つの入力端に接続され、前記第１のインバータの出力端は前記第１のＮＡＮＤゲートの１つの入力端に接続される。前記第１のＮＡＮＤゲートの出力端は前記第２のインバータの入力端に接続され、前記第２のインバータの出力端は第１の出力端と前記第３のインバータの入力端に接続される。前記第３のインバータの出力端は前記第２のＮＡＮＤゲートの他の入力端と第２の出力端に接続され、前記第２のＮＡＮＤゲートの出力端は前記第４のインバータの入力端に接続される。前記第４のインバータの出力端は第４の出力端と前記第５のインバータの入力端に接続され、前記第５のインバータの出力端は前記第１のＮＡＮＤゲートの他の入力端と第３の出力端に接続される。
好ましくは、複数の前記正電圧チャージポンプユニットを使用する場合、２番目の正電圧チャージポンプユニットから開始し、各正電圧チャージポンプユニットの入力電圧は、その前の正電圧チャージポンプユニットの正圧出力端に接続される。
好ましくは、前記正電圧チャージポンプユニットは、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと、第３のＰＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第１のコンデンサと、第２のコンデンサ及び第３のコンデンサを含む。前記第１のＮＭＯＳトランジスタのゲートは第１のクロック変換ユニットの第４の出力端に接続され、前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのソースはそれぞれ接地される。前記第１のＮＭＯＳトランジスタのドレインは、前記第２のコンデンサの一端及び前記第１のＰＭＯＳトランジスタのドレインにそれぞれ接続され、前記第１のＰＭＯＳトランジスタのゲートは前記第１のクロック変換ユニットの第２の出力端に接続される。前記第２のＮＭＯＳトランジスタのゲートは前記第１のクロック変換ユニットの第１の出力端に接続され、前記第２のＮＭＯＳトランジスタのドレインは、前記第１のコンデンサの一端及び前記第２のＰＭＯＳトランジスタのドレインにそれぞれ接続される。前記第２のＰＭＯＳトランジスタのゲートは前記第１のクロック変換ユニットの第３の出力端に接続され、前記第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタと、前記第３のＮＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタのソースは、いずれも入力電圧に接続される。前記第４のＮＭＯＳトランジスタのゲートは、前記第３のＮＭＯＳトランジスタのドレインと、前記第１のコンデンサの他端と、前記第４のＰＭＯＳトランジスタのゲート及び前記第３のＰＭＯＳトランジスタのドレインにそれぞれ接続され、前記第３のＮＭＯＳトランジスタのゲートは、前記第４のＮＭＯＳトランジスタのドレインと、前記第２のコンデンサの他端と、前記第３のＰＭＯＳトランジスタのゲート及び前記第４のＰＭＯＳトランジスタのドレインにそれぞれ接続される。前記第３のＰＭＯＳトランジスタ及び前記第４のＰＭＯＳトランジスタのソースは、いずれも前記第３のコンデンサの一端と正圧出力端に接続され、前記第３のコンデンサの他端は接地される。
好ましくは、前記過渡増強モジュールは、電圧サンプリング比較ユニット及び電圧切替えユニットを含む。前記電圧サンプリング比較ユニットの入力端は前記正電圧チャージポンプユニットの正圧出力端及び給電電圧に接続され、前記電圧サンプリング比較ユニットの出力端は前記電圧切替えユニットの入力端に接続される。
好ましくは、前記電圧サンプリング比較ユニットは、第１の抵抗と、第５のＮＭＯＳトランジスタと、第６のＮＭＯＳトランジスタと、第７のＮＭＯＳトランジスタと、第８のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジスタと、第６のＰＭＯＳトランジスタと、第２の抵抗と、第３の抵抗と、第４のコンデンサを含む。前記第１の抵抗の一端と、前記第５のＰＭＯＳトランジスタ及び前記第６のＰＭＯＳトランジスタのソースは、それぞれ給電電圧に接続され、前記第１の抵抗の他端は、前記第５のＮＭＯＳトランジスタのドレイン及びゲートと、前記第６のＮＭＯＳトランジスタのゲートにそれぞれ接続される。前記第６のＮＭＯＳトランジスタのドレインは、前記第５のＰＭＯＳトランジスタのドレイン及びゲートと、前記第６のＰＭＯＳトランジスタのゲートにそれぞれ接続され、前記第６のＰＭＯＳトランジスタのドレインは、前記第４のコンデンサの一端及び前記第３の抵抗の一端と、前記第７のＮＭＯＳトランジスタのドレイン及び前記電圧切替えユニットにそれぞれ接続される。前記第７のＮＭＯＳトランジスタのゲートは、前記第８のＮＭＯＳトランジスタのゲートとドレイン及び前記第２の抵抗の一端にそれぞれ接続され、前記第２の抵抗の他端は前記正電圧チャージポンプユニットの正圧出力端に接続される。前記第８のＮＭＯＳトランジスタ及び前記第７のＮＭＯＳトランジスタのソースと、前記第３の抵抗及び前記第４のコンデンサの他端と、前記第６のＮＭＯＳトランジスタ及び前記第５のＮＭＯＳトランジスタのソースは、いずれも接地される。
好ましくは、前記電圧切替えユニットは、ヒステリシスインバータと、論理レベル変換サブユニット及びスイッチサブユニットを含む。前記ヒステリシスインバータの入力端は前記電圧サンプリング比較ユニットの出力端に接続され、前記ヒステリシスインバータの出力端は前記論理レベル変換サブユニットの入力端に接続され、前記論理レベル変換サブユニットの出力端は前記スイッチサブユニットの入力端に接続される。
好ましくは、前記論理レベル変換サブユニットは、第６のインバータと、第７のインバータと、第１２のＮＭＯＳトランジスタと、第１３のＮＭＯＳトランジスタと、第１４のＮＭＯＳトランジスタと、第１５のＮＭＯＳトランジスタと、第１６のＮＭＯＳトランジスタと、第１７のＮＭＯＳトランジスタと、第１８のＮＭＯＳトランジスタと、第１０のＰＭＯＳトランジスタと、第１１のＰＭＯＳトランジスタと、第１２のＰＭＯＳトランジスタと、第１３のＰＭＯＳトランジスタと、第１４のＰＭＯＳトランジスタと、第１５のＰＭＯＳトランジスタと、第５のコンデンサと、第６のコンデンサと、第３のＮＡＮＤゲートと、第４のＮＡＮＤゲートと、ＸＯＲゲート及び複数のデジタル遅延ユニットを含む。前記第６のインバータの入力端は前記ヒステリシスインバータの出力端に接続され、前記第６のインバータの出力端は前記第７のインバータの入力端と、前記第１３のＮＭＯＳトランジスタのゲートに接続される。前記第７のインバータの出力端は前記スイッチサブユニットの１つの入力端と、前記第１４のＮＭＯＳトランジスタのゲートに接続され、Ｘノードは、前記ヒステリシスインバータの出力端と、第１のデジタル遅延ユニットの入力端と、前記ＸＯＲゲートの１つの入力端にそれぞれ接続される。前記第１のデジタル遅延ユニットの出力端から最後のデジタル遅延ユニットの入力端との間に複数のデジタル遅延ユニットが直列に接続され、最後のデジタル遅延ユニットの出力端は前記ＸＯＲゲートの他の入力端に接続される。前記ＸＯＲゲートの出力端は、前記第１８のＮＭＯＳトランジスタ及び前記第１７のＮＭＯＳトランジスタのゲートと、前記第１４のＰＭＯＳトランジスタ及び前記第１５のＰＭＯＳトランジスタのゲートにそれぞれ接続され、前記第１５のＰＭＯＳトランジスタのドレインは前記第６のコンデンサの一端と、前記第１８のＮＭＯＳトランジスタのドレインに接続される。前記第１８のＮＭＯＳトランジスタのソースは前記第１４のＮＭＯＳトランジスタのドレインに接続され、前記第６のコンデンサの他端は前記第１５のＮＭＯＳトランジスタのソースと、前記第３のＮＡＮＤゲートの１つの入力端と、前記第１０のＰＭＯＳトランジスタのドレインに接続される。前記第１５のＮＭＯＳトランジスタのドレインは前記第１６のＮＭＯＳトランジスタのドレインに接続され、前記第１６のＮＭＯＳトランジスタのソースは前記第１１のＰＭＯＳトランジスタのドレインと、前記第５のコンデンサの一端及び前記第４のＮＡＮＤゲートの１つの入力端に接続される。前記第５のコンデンサの他端は、前記第１４のＰＭＯＳトランジスタのドレインと、前記第１７のＮＭＯＳトランジスタのドレインにそれぞれ接続され、前記第１７のＮＭＯＳトランジスタのソースは前記第１３のＮＭＯＳトランジスタのドレインに接続される。前記第１２のＮＭＯＳトランジスタのゲートは前記第５のＮＭＯＳトランジスタのドレインに接続され、前記第１２のＮＭＯＳトランジスタのドレインは、前記第１３のＰＭＯＳトランジスタのドレイン及びゲートと、前記第１６のＮＭＯＳトランジスタ及び前記第１５のＮＭＯＳトランジスタのゲートにそれぞれ接続される。前記第１３のＰＭＯＳトランジスタのソースは、前記第１２のＰＭＯＳトランジスタのドレイン及びゲートと、前記第１１のＰＭＯＳトランジスタ及び前記第１０のＰＭＯＳトランジスタのゲートにそれぞれ接続され、前記第１２のＰＭＯＳトランジスタと、前記第１１のＰＭＯＳトランジスタと、前記第１０のＰＭＯＳトランジスタのソース及び前記第１５のＮＭＯＳトランジスタと、前記第１６のＮＭＯＳトランジスタのドレインは、いずれも前記正電圧チャージポンプユニットの正圧出力端に接続される。前記第１４のＮＭＯＳトランジスタと、前記第１３のＮＭＯＳトランジスタ及び前記第１２のＮＭＯＳトランジスタのソースはそれぞれ接地され、前記第１４のＰＭＯＳトランジスタ及び前記第１５のＰＭＯＳトランジスタのソースは、それぞれ所在電圧ドメインの負のレール電圧に接続される。前記第３のＮＡＮＤゲートの他の入力端は前記第４のＮＡＮＤゲートの出力端と、前記スイッチサブユニットの他の入力端までに接続され、前記第３のＮＡＮＤゲートの出力端は前記第４のＮＡＮＤゲートの他の入力端に接続される。
好ましくは、前記スイッチサブユニットは、第１６のＰＭＯＳトランジスタ及び第１７のＰＭＯＳトランジスタを含む。前記第１６のＰＭＯＳトランジスタのゲートは前記第４のＮＡＮＤゲートの出力端に接続され、前記第１６のＰＭＯＳトランジスタのソースは前記正電圧チャージポンプユニットの正圧出力端に接続される。前記第１７のＰＭＯＳトランジスタのゲートは前記第７のインバータの出力端に接続され、前記第１７のＰＭＯＳトランジスタのソースは給電電圧に接続される。前記第１７のＰＭＯＳトランジスタ及び前記第１６のＰＭＯＳトランジスタのドレインは、前記スイッチサブユニットの出力端とする。
好ましくは、前記負電圧チャージポンプモジュールは、第２のクロック変換ユニット及び負電圧チャージポンプユニットを含む。前記第２のクロック変換ユニットの入力端は前記クロック発生モジュールの出力端に接続され、前記第２のクロック変換ユニットの出力端は前記負電圧チャージポンプユニットの入力端に接続され、前記負電圧チャージポンプユニットの入力端は前記電圧切替えユニットの出力端に接続される。
好ましくは、前記第２のクロック変換ユニットは、第８のインバータと、第９のインバータと、第１０のインバータと、第１１のインバータと、第１２のインバータと、第５のＮＡＮＤゲート及び第６のＮＡＮＤゲートを含む。前記第８のインバータの入力端は前記クロック発生モジュールの出力端及び前記第６のＮＡＮＤゲートの１つの入力端に接続され、前記第８のインバータの出力端は前記第５のＮＡＮＤゲートの１つの入力端に接続される。前記第５のＮＡＮＤゲートの出力端は前記第９のインバータの入力端に接続され、前記第９のインバータの出力端は第５の出力端と前記第１０のインバータの入力端に接続される。前記第１０のインバータの出力端は前記第６のＮＡＮＤゲートの他の入力端及び第６の出力端に接続され、前記第６のＮＡＮＤゲートの出力端は前記第１１のインバータの入力端に接続される。前記第１１のインバータの出力端は第８の出力端及び前記第１２のインバータの入力端に接続され、前記第１２のインバータの出力端は前記第５のＮＡＮＤゲートの他の入力端及び第７の出力端に接続される。
好ましくは、前記負電圧チャージポンプユニットは、第１８のＰＭＯＳトランジスタと、第１９のＰＭＯＳトランジスタと、第１９のＮＭＯＳトランジスタと、第２０のＮＭＯＳトランジスタと、第２０のＰＭＯＳトランジスタと、第２１のＰＭＯＳトランジスタと、第２１のＮＭＯＳトランジスタと、第２２のＮＭＯＳトランジスタと、第７のコンデンサと、第８のコンデンサ及び第９のコンデンサを含む。前記第１８のＰＭＯＳトランジスタのゲートは前記第２のクロック変換ユニットの第８の出力端に接続され、前記第１８のＰＭＯＳトランジスタ及び前記第１９のＰＭＯＳトランジスタのドレインは、それぞれ前記電圧切替えユニットの出力電圧に接続され、前記第１８のＰＭＯＳトランジスタのソースは、前記第８のコンデンサの一端及び前記第１９のＮＭＯＳトランジスタのソースにそれぞれ接続され、前記第１９のＮＭＯＳトランジスタのゲートは前記第２のクロック変換ユニットの第６の出力端に接続される。前記第１９のＰＭＯＳトランジスタのゲートは前記第２のクロック変換ユニットの第５の出力端に接続され、前記第１９のＰＭＯＳトランジスタのソースは、前記第７のコンデンサの一端及び前記第２０のＮＭＯＳトランジスタのソースにそれぞれ接続される。前記第２０のＮＭＯＳトランジスタのゲートは前記第２のクロック変換ユニットの第７の出力端に接続され、前記第１９のＮＭＯＳトランジスタと、前記第２０のＮＭＯＳトランジスタと、前記第２０のＰＭＯＳトランジスタ及び前記第２１のＰＭＯＳトランジスタのドレインはそれぞれ接地される。前記第２１のＰＭＯＳトランジスタのゲートは、前記第２０のＰＭＯＳトランジスタのソースと、前記第７のコンデンサの他端と、前記第２２のＮＭＯＳトランジスタのゲート及び前記第２１のＮＭＯＳトランジスタのソースにそれぞれ接続され、前記第２０のＰＭＯＳトランジスタのゲートは、前記第２１のＰＭＯＳトランジスタのソースと、前記第８のコンデンサの他端と、前記第２１のＮＭＯＳトランジスタのゲート及び前記第２２のＮＭＯＳトランジスタのソースにそれぞれ接続される。前記第２１のＮＭＯＳトランジスタ及び前記第２２のＮＭＯＳトランジスタのドレインは、前記第９のコンデンサの一端及び負圧出力端にそれぞれ接続され、前記第９のコンデンサの他端は接地される。
本発明の実施例による第２の態様では、上記正負電圧チャージポンプ回路を含む集積回路チップを提供する。
本発明の実施例による第３の態様では、上記正負電圧チャージポンプ回路を含む通信端末を提供する。
本発明の実施例によって提供される正負電圧チャージポンプ回路は、正電圧チャージポンプモジュールにより、クロック発生モジュールから出力されるクロック信号に基づいて正電圧を生成するとともに、過渡増強モジュールによって該正電圧及び給電電圧をサンプリングして電流に変換した後に比較し、比較結果に基づいて、負電圧チャージポンプモジュールに切り替え可能な入力電圧を供給する。負電圧チャージポンプモジュールは、クロック発生モジュールから出力されるクロック信号に基づいて、負電圧を迅速且つ確実に確立するとともに、負電圧チャージポンプモジュールが負電圧を生成する速度及び効率を向上させることができるだけでなく、異なる負圧の要求を柔軟に実現することもできる。
本発明の実施例によって提供される正負電圧チャージポンプ回路の概略ブロック図である。 本発明の実施例によって提供される正負電圧チャージポンプ回路における正電圧チャージポンプモジュールの回路の概略図である。 本発明の実施例によって提供される正負電圧チャージポンプ回路における過渡増強モジュールの回路の概略図である。 本発明の実施例によって提供される正負電圧チャージポンプ回路における負圧チャージポンプモジュールの回路の概略図である。
以下、図面及び具体的な実施例を参照しながら、本発明の技術内容をさらに詳細に説明する。
入力電源電圧の正のレールよりも高い正電圧と、入力電源電圧の負のレールよりも低い負電圧の出力を同時に安定かつ確実に実現し、出力される負電圧を柔軟かつ速やかに確立できるようにするために、図１に示すように、本発明の実施例によって提供される正負電圧チャージポンプ回路は、クロック発生モジュール１００と、正電圧チャージポンプモジュール１０１と、過渡増強モジュール１０２及び負電圧チャージポンプモジュール１０３を含む。クロック発生モジュール１００の出力端は正電圧チャージポンプモジュール１０１及び負電圧チャージポンプモジュール１０３の入力端に接続され、正電圧チャージポンプモジュール１０１の出力端は過渡増強モジュール１０２の入力端に接続される。過渡増強モジュール１０２の出力端は負電圧チャージポンプモジュール１０３の入力電源端に接続され、クロック発生モジュール１００と、正電圧チャージポンプモジュール１０１及び過渡増強モジュール１０２の電源端は、いずれも給電電圧ＶＤＤに接続される。
正電圧チャージポンプモジュール１０１は、クロック発生モジュール１００から出力されるクロックに基づいて正電圧を生成し、該正電圧及び給電電圧は、入力電圧源として過渡増強モジュール１０２によってサンプリングされて電流に変換された後に比較される。比較結果に基づいて、負電圧チャージポンプモジュール１０３が、クロック発生モジュール１００から出力されるクロック信号に基づいて負電圧出力を生成するように、負電圧チャージポンプモジュール１０３に切り替え可能な入力電圧を供給する。
クロック発生モジュール１００は、クロック信号を生成するために用いられる。該クロック発生モジュール１００は、任意の構造の発振器を利用して実現することができる。その主要な目的は、正電圧チャージポンプモジュール１０１及び負電圧チャージポンプモジュール１０３に一定の周波数のクロック信号を供給することである。
図２に示すように、正電圧チャージポンプモジュール１０１は、第１のクロック変換ユニット２０１及び少なくとも１つの正電圧チャージポンプユニット２０２を含む。第１のクロック変換ユニット２０１の入力端はクロック発生モジュール１００の出力端に接続され、第１のクロック変換ユニット２０１の出力端は各正電圧チャージポンプユニット２０２の入力端に接続される。
第１のクロック変換ユニット２０１は、クロック発生モジュール１００から出力されるクロック信号を変換し、２つの相補的な非オーバーラップ・クロック信号を生成するために用いられる。図２に示すように、第１のクロック変換ユニット２０１は、第１のインバータＩＮＶ１と、第２のインバータＩＮＶ２と、第３のインバータＩＮＶ３と、第４のインバータＩＮＶ４と、第５のインバータＩＮＶ５と、第１のＮＡＮＤゲートＮＡＮＤ１及び第２のＮＡＮＤゲートＮＡＮＤ２を含む。第１のインバータＩＮＶ１の入力端は、クロック発生モジュール１００の出力端及び第２のＮＡＮＤゲートＮＡＮＤ２の１つの入力端に接続され、第１のインバータＩＮＶ１の出力端は第１のＮＡＮＤゲートＮＡＮＤ１の１つの入力端に接続される。第１のＮＡＮＤゲートＮＡＮＤ１の出力端は第２のインバータＩＮＶ２の入力端に接続され、第２のインバータＩＮＶ２の出力端は第１の出力端及び第３のインバータＩＮＶ３の入力端に接続される。第３のインバータＩＮＶ３の出力端は第２のＮＡＮＤゲートＮＡＮＤ２の他の入力端及び第２の出力端に接続され、第２のＮＡＮＤゲートＮＡＮＤ２の出力端は第４のインバータＩＮＶ４の入力端に接続される。第４のインバータＩＮＶ４の出力端は第４の出力端及び第５のインバータＩＮＶ５の入力端に接続され、第５のインバータＩＮＶ５の出力端は第１のＮＡＮＤゲートＮＡＮＤ１の他の入力端及び第３の出力端に接続される。
第１のクロック変換ユニット２０１は、クロック発生モジュール１００から出力されるクロック信号ＣＬＫを受信し、該クロック信号ＣＬＫをインバータＩＮＶ１～ＩＮＶ５及び２入力ＮＡＮＤゲートＮＡＮＤ１とＮＡＮＤ２によって、２つの非オーバーラップ・クロック信号、すなわち、第１の非オーバーラップ・クロック信号であるＣＬＫ＿ｉとＣＬＫ＿ｂ、及び第２の非オーバーラップ・クロック信号であるＣＬＫ＿ｉｆとＣＬＫ＿ｂｆに変換される。第１のクロック変換ユニット２０１は、クロック信号ＣＬＫを２つの非オーバーラップ・クロック信号に変換することは、従来技術であり、ここでは詳細に説明しない。
また、第１のクロック変換ユニット２０１の電圧ドメインと受信されたクロック信号ＣＬＫの電圧ドメインが異なる場合、該第１のクロック変換ユニット２０１は、レベル変換機能を完了する必要がある。例えば、クロック信号ＣＬＫの電圧ドメインが給電電圧ＶＤＤと接地電圧ＶＳＳである場合、ここでは、給電電圧ＶＤＤは入力信号電圧の正のレールであり、ＶＳＳは入力信号電圧の負のレールであることから、第１のクロック変換ユニット２０１は、クロック信号ＣＬＫの振幅を、所望の変換目標電圧の正のレール値ＶＤＤｉ及び接地電圧ＶＳＳの電圧ドメインに変換する必要がある。
図２に示すように、正電圧チャージポンプユニット２０２は、第１のＮＭＯＳトランジスタＭＮ０と、第２のＮＭＯＳトランジスタＭＮ１と、第１のＰＭＯＳトランジスタＭＰ０と、第２のＰＭＯＳトランジスタＭＰ１と、第３のＮＭＯＳトランジスタＭＮ２と、第４のＮＭＯＳトランジスタＭＮ３と、第３のＰＭＯＳトランジスタＭＰ２と、第４のＰＭＯＳトランジスタＭＰ３と、第１のコンデンサＣＦ１と、第２のコンデンサＣＦ２及び第３のコンデンサＣｈｏｌｄを含む。第１のＮＭＯＳトランジスタＭＮ０のゲートは第１のクロック変換ユニット２０１の第４の出力端に接続され、第１のＮＭＯＳトランジスタＭＮ０及び第２のＮＭＯＳトランジスタＭＮ１のソースは、いずれも接地される。第１のＮＭＯＳトランジスタＭＮ０のドレインは、第２のコンデンサＣＦ２の一端と第１のＰＭＯＳトランジスタＭＰ０のドレインにそれぞれ接続され、第１のＰＭＯＳトランジスタＭＰ０のゲートは第１のクロック変換ユニット２０１の第２の出力端に接続される。第２のＮＭＯＳトランジスタＭＮ１のゲートは第１のクロック変換ユニット２０１の第１の出力端に接続され、第２のＮＭＯＳトランジスタＭＮ１のドレインは、第１のコンデンサＣＦ１の一端と第２のＰＭＯＳトランジスタＭＰ１のドレインにそれぞれ接続される。第２のＰＭＯＳトランジスタＭＰ１のゲートは第１のクロック変換ユニット２０１の第３の出力端に接続され、第２のＰＭＯＳトランジスタＭＰ１と、第１のＰＭＯＳトランジスタＭＰ０と、第３のＮＭＯＳトランジスタＭＮ２及び第４のＮＭＯＳトランジスタＭＮ３のソースは、いずれも入力電圧Ｖｉｎに接続される。第４のＮＭＯＳトランジスタＭＮ３のゲートは、第３のＮＭＯＳトランジスタＭＮ２ドレインと、第１のコンデンサＣＦ１の他端と、第４のＰＭＯＳトランジスタＭＰ３のゲート及び第３のＰＭＯＳトランジスタＭＰ２のドレインにそれぞれ接続され、第３のＮＭＯＳトランジスタＭＮ２のゲートは、第４のＮＭＯＳトランジスタＭＮ３ドレインと、第２のコンデンサＣＦ２の他端と、第３のＰＭＯＳトランジスタＭＰ２のゲート及び第４のＰＭＯＳトランジスタＭＰ３のドレインにそれぞれ接続される。第３のＰＭＯＳトランジスタＭＰ２及び第４のＰＭＯＳトランジスタＭＰ３のソースは、それぞれ第３のコンデンサＣｈｏｌｄの一端と正圧出力端ＶＤＤＨに接続され、第３のコンデンサＣｈｏｌｄの他端は接地される。
ここで、第１のＮＭＯＳトランジスタＭＮ０と、第２のＮＭＯＳトランジスタＭＮ１と、第１のＰＭＯＳトランジスタＭＰ０と、第２のＰＭＯＳトランジスタＭＰ１は、それぞれスイッチ・トランジスタであり、第３のＮＭＯＳトランジスタＭＮ２と、第４のＮＭＯＳトランジスタＭＮ３と、第３のＰＭＯＳトランジスタＭＰ２と、第４のＰＭＯＳトランジスタＭＰ３は、それぞれ伝送トランジスタである。第１のクロック変換ユニット２０１から出力される２つの相補的な非オーバーラップ・クロック信号によって、第１のＮＭＯＳトランジスタＭＮ０と、第２のＮＭＯＳトランジスタＭＮ１と、第１のＰＭＯＳトランジスタＭＰ０と、第２のＰＭＯＳトランジスタＭＰ１のオンとオフを制御することによって、第１のコンデンサＣＦ１と第２のコンデンサＣＦ２を逐次、充放電する。また、第３のＮＭＯＳトランジスタＭＮ２と、第４のＮＭＯＳトランジスタＭＮ３と、第３のＰＭＯＳトランジスタＭＰ２と、第４のＰＭＯＳトランジスタＭＰ３をオンとオフにすることによって、第１のコンデンサＣＦ１と第２のコンデンサＣＦ２の電荷を第３のコンデンサＣｈｏｌｄに伝送し、正電圧の出力を実現する。ここで、第１のコンデンサＣＦ１と第２のコンデンサＣＦ２の容量値は等しく、入力電圧Ｖｉｎは最大で給電電圧ＶＤＤと等しい。
具体的には、入力電圧Ｖｉｎは最大で給電電圧ＶＤＤと等しい場合を例として、非オーバーラップ・クロック信号ＣＬＫ＿ｉが高レベルである場合、即ち、第１のクロック変換ユニット２０１に給電電圧ＶＤＤを供給する場合、非オーバーラップ・クロック信号ＣＬＫ＿ｂは低レベルである。即ち、第１のクロック変換ユニット２０１に接地電圧ＶＳＳを供給するとともに、非オーバーラップ・クロック信号ＣＬＫ＿ｉｆ及びＣＬＫ＿ｂｆのレベルは、それぞれ給電電圧ＶＤＤと接地電圧ＶＳＳである。この時、第１のＮＭＯＳトランジスタＭＮ０及び第２のＰＭＯＳトランジスタＭＰ１がオン状態になり、第１のＰＭＯＳトランジスタＭＰ０及び第２のＮＭＯＳトランジスタＭＮ１がオフ状態になることによって、第１のコンデンサＣＦ１の両端をそれぞれ給電電圧ＶＤＤに接続させ、第４のＮＭＯＳトランジスタＭＮ３にゲート電圧の２倍の給電電圧ＶＤＤを供給することを実現する。第４のＮＭＯＳトランジスタＭＮ３のソース電圧はＶＤＤであり、第４のＮＭＯＳトランジスタＭＮ３をオン状態にさせ、第３のＰＭＯＳトランジスタＭＰ２のゲート電圧は給電電圧ＶＤＤであり、第３のＰＭＯＳトランジスタＭＰ２をオン状態にさせ、第１のコンデンサＣＦ１におけるすべての電荷を第３のＰＭＯＳトランジスタＭＰ２によって第３のコンデンサＣｈｏｌｄに伝送、即ち、第３のコンデンサＣｈｏｌｄを充電することで、正電圧の出力を実現する。一方、第３のＮＭＯＳトランジスタＭＮ２のゲート電圧及びソース電圧は、いずれも給電電圧ＶＤＤであり、第３のＮＭＯＳトランジスタＭＮ２を遮断状態にさせ、第４のＰＭＯＳトランジスタＭＰ３も同様に遮断状態になる。また、第２のコンデンサＣＦ２の一端が給電電圧ＶＤＤに接続され、他端が接地電圧ＶＳＳに接続され、第２のコンデンサＣＦ２への充電が実現される。
同様に、非オーバーラップ・クロック信号ＣＬＫ＿ｉが低レベルである場合、即ち、第１のクロック変換ユニット２０１に接地電圧ＶＳＳを供給する場合、非オーバーラップ・クロック信号ＣＬＫ＿ｂは高レベルである。即ち、第１のクロック変換ユニット２０１に給電電圧ＶＤＤを供給すると共に、非オーバーラップ・クロック信号ＣＬＫ＿ｉｆとＣＬＫ＿ｂｆのレベルは、それぞれ接地電圧ＶＳＳ及び給電電圧ＶＤＤである。この時、第２のＮＭＯＳトランジスタＭＮ１及び第１のＰＭＯＳトランジスタＭＰ０はオン状態になり、第１のＮＭＯＳトランジスタＭＮ０及び第２のＰＭＯＳトランジスタＭＰ１はオフ状態になることによって、第２のコンデンサＣＦ２の両端がそれぞれ給電電圧ＶＤＤに接続され、第３のＮＭＯＳトランジスタＭＮ２にゲート電圧の２倍の給電電圧ＶＤＤを供給することを実現する。第３のＮＭＯＳトランジスタＭＮ２のソース電圧はＶＤＤであり、第３のＮＭＯＳトランジスタＭＮ２をオン状態にさせ、第４のＰＭＯＳトランジスタＭＰ３のゲート電圧は給電電圧ＶＤＤであり、第４のＰＭＯＳトランジスタＭＰ３をオン状態にさせ、第２のコンデンサＣＦ２における全ての電荷を第４のＰＭＯＳトランジスタＭＰ３によって第３のコンデンサＣｈｏｌｄに伝送し、即ち、第３のコンデンサＣｈｏｌｄを充電することによって、正電圧の出力を実現する。一方、第４のＮＭＯＳトランジスタＭＮ３のゲート電圧及びソース電圧はいずれも給電電圧ＶＤＤであり、第４のＮＭＯＳトランジスタＭＮ３を遮断状態にさせ、第３のＰＭＯＳトランジスタＭＰ２も同様に遮断状態にする。また、第１のコンデンサＣＦ１の一端は給電電圧ＶＤＤに接続させ、他端は接地電圧ＶＳＳに接続させることによって、第１のコンデンサＣＦ１を充電する。数サイクル後、第１のコンデンサＣＦ１及び第２のコンデンサＣＦ２における電荷をシフトすることによって、正圧出力端ＶＤＤＨが最終的に２倍の給電電圧ＶＤＤを出力する。
なお、非オーバーラップ・クロック信号ＣＬＫ＿ｉｆ及びＣＬＫ＿ｂｆは、それぞれ非オーバーラップ・クロック信号ＣＬＫ＿ｉ及びＣＬＫ＿ｂの位相が進んだ非オーバーラップ・クロック信号に対応し、そして、非オーバーラップ・クロック信号ＣＬＫ＿ｉｆと非オーバーラップ・クロック信号ＣＬＫ＿ｉは、同相の非オーバーラップ・クロック信号であり、非オーバーラップ・クロック信号ＣＬＫ＿ｂｆと非オーバーラップ・クロック信号ＣＬＫ＿ｂは同相の非オーバーラップ・クロック信号である。非オーバーラップ・クロック信号ＣＬＫ＿ｉｆ及びＣＬＫ＿ｂｆにより、正電圧チャージポンプユニット２０２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンになる問題を回避することができる。
また、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨがより高い正電圧を出力する必要がある場合、複数の正電圧チャージポンプユニット２０２をカスケード接続する。即ち、２番目の正電圧チャージポンプユニット２０２を除いて、各正電圧チャージポンプユニット２０２の入力電圧Ｖｉｎは、その１つ前の正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨに接続することができる。
図３に示すように、過渡増強モジュール１０２は、電圧サンプリング比較ユニット３０１及び電圧切替えユニット３０２を含む。電圧サンプリング比較ユニット３０１の入力端は、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨ及び給電電圧ＶＤＤに接続され、電圧サンプリング比較ユニット３０１の出力端は、電圧切替えユニット３０２の入力端に接続される。電圧サンプリング比較ユニット３０１によって正電圧チャージポンプユニット２０２から出力される正電圧及び給電電圧ＶＤＤをサンプリングし、該正電圧と給電電圧ＶＤＤとを相応する電流に転換した後、比較することによって、ノードＶＤＥＴが検出信号の状態を出力する。電圧切替えユニット３０２は、検出信号の状態に対して必要なレベル変換処理を行った後、スイッチを制御して電圧を切替えることで、負電圧チャージポンプモジュール１０３に切り替え可能な入力電圧を供給し、さらに負電圧チャージポンプモジュール１０３が負電圧を生成する速度および効率を向上させる。
図３に示すように、電圧サンプリング比較ユニット３０１は、第１の抵抗Ｒ１と、第５のＮＭＯＳトランジスタＭＮ４と、第６のＮＭＯＳトランジスタＭＮ５と、第７のＮＭＯＳトランジスタＭＮ６と、第８のＮＭＯＳトランジスタＭＮ７と、第５のＰＭＯＳトランジスタＭＰ４と、第６のＰＭＯＳトランジスタＭＰ５と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４のコンデンサＣ１を含む。第１の抵抗Ｒ１の一端と、第５のＰＭＯＳトランジスタＭＰ４及び第６のＰＭＯＳトランジスタＭＰ５のソースはそれぞれ給電電圧ＶＤＤに接続され、第１の抵抗Ｒ１の他端は、第５のＮＭＯＳトランジスタＭＮ４のドレイン及びゲートと、第６のＮＭＯＳトランジスタＭＮ５のゲートにそれぞれ接続される。第６のＮＭＯＳトランジスタＭＮ５のドレインは、第５のＰＭＯＳトランジスタＭＰ４のドレイン及びゲートと、第６のＰＭＯＳトランジスタＭＰ５のゲートにそれぞれ接続される。第６のＰＭＯＳトランジスタＭＰ５のドレインは、第４のコンデンサＣ１の一端及び第３の抵抗Ｒ３の一端と、第７のＮＭＯＳトランジスタＭＮ６のドレイン及び電圧切替えユニット３０２にそれぞれ接続され、第７のＮＭＯＳトランジスタＭＮ６のゲートは、第８のＮＭＯＳトランジスタＭＮ７のゲートとドレイン、及び第２の抵抗Ｒ２の一端にそれぞれ接続される。第２の抵抗Ｒ２の他端は正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨに接続され、第８のＮＭＯＳトランジスタＭＮ７及び第７のＮＭＯＳトランジスタＭＮ６のソースと、第３の抵抗Ｒ３及び第４のコンデンサＣ１の他端と、第６のＮＭＯＳトランジスタＭＮ５及び第５のＮＭＯＳトランジスタＭＮ４のソースは、いずれも接地される。
電圧サンプリング比較ユニット３０１の作動原理を説明する。第２の抵抗Ｒ２及び第８のＮＭＯＳトランジスタＭＮ７により正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨの出力電圧をサンプリングし、該正電圧を対応する電流に変換し、該電流は第７のＮＭＯＳトランジスタＭＮ６を経て予め設定された比率で複製される。第１の抵抗Ｒ１及び第５のＮＭＯＳトランジスタＭＮ４により給電電圧ＶＤＤをサンプリングし、該給電電圧ＶＤＤを対応する電流に変換する。該電流は、第６のＮＭＯＳトランジスタＭＮ５と、第５のＰＭＯＳトランジスタＭＰ４及び第６のＰＭＯＳトランジスタＭＰ５を順次に経て予め設定された比率で複製される。ここで、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧及び給電電圧ＶＤＤは、サンプリングされて対応する電流に転換される。該電流は予め設定された比率で、第８のＮＭＯＳトランジスタＭＮ７のドレインと第６のＰＭＯＳトランジスタＭＰ５のドレインに対応して複製される。それぞれが以下のように表示される。
上式において、Ｒ１は第１の抵抗であり、Ｒ２は第２の抵抗であり、β０＝μｎＣｏｘＷ０／Ｌ０、β３＝μｎＣｏｘＷ３／Ｌ３、μｎは電子移動度である。Ｃｏｘはゲート酸化層容量であり、Ｗ０／Ｌ０は第５のＮＭＯＳトランジスタＭＮ４の幅さと長さの比であり、Ｗ３／Ｌ３は、８番目のＮＭＯＳ管ＭＮ７の幅と長さの比である。ＶＤＤＨは正電圧チャージポンプユニットの正圧出力端ＶＤＤＨから出力される正電圧であり、ＶＤＤは給電電圧であり、ＶＴは、回路設計の閾値電圧である。
正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧が給電電圧ＶＤＤに等しい場合、第６のＰＭＯＳトランジスタＭＰ５における電流は第７のＮＭＯＳトランジスタＭＮ６における電流よりも大きい。よって、ノードＶＤＥＴから出力される検出信号の状態は、給電電圧ＶＤＤの高レベルに接近し、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧が徐々に増大するに伴い、ＩＤ７電流も増加する。正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧が、回路設計の閾値電圧を超えるか、目標の安定状態（例えば、給電電圧ＶＤＤの２倍）に達する場合、第７のＮＭＯＳトランジスタＭＮ６における電流は、第６のＰＭＯＳトランジスタＭＰ５における電流よりもはるかに大きい。ノードＶＤＥＴから出力される検出信号の状態は、高レベルの給電電圧ＶＤＤから低レベルの接地電圧ＶＳＳへ遷移して出力される。よって、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧を動的に検出する。正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧が、予定値まで上昇又は降下すると、電圧サンプリング比較ユニット３０１から出力される検出信号の状態は１回反転する。
図３に示すように、電圧切替えユニット３０２は、ヒステリシスインバータ３０２０と、論理レベル変換サブユニット３０２１及びスイッチサブユニット３０２２を含む。ヒステリシスインバータ３０２０の入力端は、電圧サンプリング比較ユニット３０１の出力端に接続され、ヒステリシスインバータ３０２０の出力端は論理レベル変換サブユニット３０２１の入力端に接続され、論理レベル変換サブユニット３０２１の出力端はスイッチサブユニット３０２２の入力端に接続される。
図３に示すように、ヒステリシスインバータ３０２０は、第９のＮＭＯＳトランジスタＭＮ８と、第１０のＮＭＯＳトランジスタＭＮ９と、第１１のＮＭＯＳトランジスタＭＮ１０と、第７のＰＭＯＳトランジスタＭＰ６と、第８のＰＭＯＳトランジスタＭＰ７と、第９のＰＭＯＳトランジスタＭＰ８を含む。第９のＮＭＯＳトランジスタＭＮ８と、第１０のＮＭＯＳトランジスタＭＮ９と、第７のＰＭＯＳトランジスタＭＰ６と、第８のＰＭＯＳトランジスタＭＰ７のゲートは、共に接続されてヒステリシスインバータ３０２０の入力端として、サンプリング比較ユニット３０１のノードＶＤＥＴに接続することによって電圧サンプリング比較ユニット３０１から出力される検出信号の状態を受信する。第９のＮＭＯＳトランジスタＭＮ８のドレイン及び第１０のＮＭＯＳトランジスタＭＮ９のソースは、それぞれ第９のＰＭＯＳトランジスタＭＰ８のドレインに接続され、第１０のＮＭＯＳトランジスタＭＮ９のドレイン及び第８のＰＭＯＳトランジスタＭＰ７のドレインと、第９のＰＭＯＳトランジスタＭＰ８及び第１１のＮＭＯＳトランジスタＭＮ１０のゲートは、ヒステリシスインバータ３０２０の出力端として相互に接続される。第８のＰＭＯＳトランジスタＭＰ７のソース及び第７のＰＭＯＳトランジスタＭＰ６のドレインは、それぞれ第１１のＮＭＯＳトランジスタＭＮ１０のドレインに接続され、第７のＰＭＯＳトランジスタＭＰ６及び第９のＰＭＯＳトランジスタＭＰ８のソースは、それぞれ給電電圧ＶＤＤに接続され、第９のＮＭＯＳトランジスタＭＮ８及び第１１のＮＭＯＳトランジスタＭＮ１０のソースは接地される。
ヒステリシスインバータ３０２０の作動電圧ドメインは、給電電圧ＶＤＤ及び接地電圧ＶＳＳである。ヒステリシスインバータ３０２０の主な作用は、電圧サンプリング比較ユニット３０１から出力される検出信号の状態を整形し、検出信号の状態を反転した論理レベルを得ると共に、一定のヒステリシス機能を実現することによって、給電電圧ＶＤＤ及び検出信号の状態にグリッチレベルが発生することを防止し、回路をより安全且つ確実に作動させる。
図３に示すように、論理レベル変換サブユニット３０２１は、第６のインバータＩＮＶ６と、第７のインバータＩＮＶ７と、第１２のＮＭＯＳトランジスタＭＮ１１と、第１３のＮＭＯＳトランジスタＭＮ１２と、第１４のＮＭＯＳトランジスタＭＮ１３と、第１５のＮＭＯＳトランジスタＭＮ１４と、第１６のＮＭＯＳトランジスタＭＮ１５と、第１７のＮＭＯＳトランジスタＭＮ１６と、第１８のＮＭＯＳトランジスタＭＮ１７と、第１０のＰＭＯＳトランジスタＭＰ９と、第１１のＰＭＯＳトランジスタＭＰ１０と、第１２のＰＭＯＳトランジスタＭＰ１１と、第１３のＰＭＯＳトランジスタＭＰ１２と、第１４のＰＭＯＳトランジスタＭＰ１３と、第１５のＰＭＯＳトランジスタＭＰ１４と、第５のコンデンサＣ２と、第６のコンデンサＣ３と、第３のＮＡＮＤゲートＮＡＮＤ３と、第４のＮＡＮＤゲートＮＡＮＤ４と、デジタル遅延ユニットＤ１～Ｄ４及びＸＯＲゲートＸＯＲ１を含む。論理レベル変換サブユニット３０２１の各部の接続関係は以下とおりである。第６のインバータＩＮＶ６の入力端は、ヒステリシスインバータ３０２０の出力端に接続され、第６のインバータＩＮＶ６の出力端は、第７のインバータＩＮＶ７の入力端と、第１３のＮＭＯＳトランジスタＭＮ１２のゲートにそれぞれ接続される。第７のインバータＩＮＶ７の出力端は、スイッチサブユニット３０２２の１つの入力端と、第１４のＮＭＯＳトランジスタＭＮ１３のゲートにそれぞれ接続される。Ｘノードは、ヒステリシスインバータ３０２０の出力端と、第１のデジタル遅延ユニットＤ１の入力端と、ＸＯＲゲートＸＯＲ１の１つの入力端にそれぞれ接続され、第１のデジタル遅延ユニットＤ１の出力端と第４のデジタル遅延ユニットＤ４の入力端との間には、第２のデジタル遅延ユニットＤ２及び第３のデジタル遅延ユニットＤ３が直列に接続され、第４のデジタル遅延ユニットＤ４の出力端はＸＯＲゲートＸＯＲ１の他の入力端に接続される。ＸＯＲゲートＸＯＲ１の出力端は、第１８のＮＭＯＳトランジスタＭＮ１７及び第１７のＮＭＯＳトランジスタＭＮ１６のゲートと、第１４のＰＭＯＳトランジスタＭＰ１３及び第１５のＰＭＯＳトランジスタＭＰ１４のゲートにそれぞれ接続され、第１５のＰＭＯＳトランジスタＭＰ１４のドレインは、第６のコンデンサＣ３の一端と、第１８のＮＭＯＳトランジスタＭＮ１７のドレインにそれぞれ接続される。第１８のＮＭＯＳトランジスタＭＮ１７のソースは第１４のＮＭＯＳトランジスタＭＮ１３のドレインに接続され、第６のコンデンサＣ３の他端は、第１５のＮＭＯＳトランジスタＭＮ１４のソースと、第３のＮＡＮＤゲートＮＡＮＤ３の１つの入力端と、第１０のＰＭＯＳトランジスタＭＰ９のドレインにそれぞれ接続される。第１５のＮＭＯＳトランジスタＭＮ１４のドレインは、第１６のＮＭＯＳトランジスタＭＮ１５のドレインに接続され、第１６のＮＭＯＳトランジスタＭＮ１５のソースは、第１１のＰＭＯＳトランジスタＭＰ１０のドレインと、第５のコンデンサＣ２の一端及び第４のＮＡＮＤゲートＮＡＮＤ４の１つの入力端にそれぞれ接続され、第５のコンデンサＣ２の他端は、第１４のＰＭＯＳトランジスタＭＰ１３のドレインと、第１７のＮＭＯＳトランジスタＭＮ１６のドレインにそれぞれ接続される。第１７のＮＭＯＳトランジスタＭＮ１６のソースは第１３のＮＭＯＳトランジスタＭＮ１２のドレインに接続され、第１２のＮＭＯＳトランジスタＭＮ１１のゲートは第５のＮＭＯＳトランジスタＭＮ４のドレインに接続される。第１２のＮＭＯＳトランジスタＭＮ１１のドレインは、第１３のＰＭＯＳトランジスタＭＰ１２のドレイン及びゲートと、第１６のＮＭＯＳトランジスタＭＮ１５及び第１５のＮＭＯＳトランジスタＭＮ１４のゲートにそれぞれ接続され、第１３のＰＭＯＳトランジスタＭＰ１２のソースは、第１２のＰＭＯＳトランジスタＭＰ１１のドレイン及びゲートと、第１１のＰＭＯＳトランジスタＭＰ１０及び第１０のＰＭＯＳトランジスタＭＰ９のゲートにそれぞれ接続される。第１２のＰＭＯＳトランジスタＭＰ１１と、第１１のＰＭＯＳトランジスタＭＰ１０と、第１０のＰＭＯＳトランジスタＭＰ９のソース及び第１５のＮＭＯＳトランジスタＭＮ１４と、第１６のＮＭＯＳトランジスタＭＮ１５のドレインは、いずれも正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨに接続される。第１４のＮＭＯＳトランジスタＭＮ１３と、第１３のＮＭＯＳトランジスタＭＮ１２及び第１２のＮＭＯＳトランジスタＭＮ１１のソースはそれぞれ接地され、第１４のＰＭＯＳトランジスタＭＰ１３及び第１５のＰＭＯＳトランジスタＭＰ１４のソースは、それぞれ所在電圧ドメインの負のレール電圧ＶＤＤＬに接続される。第３のＮＡＮＤゲートＮＡＮＤ３の他の入力端は、第４のＮＡＮＤゲートＮＡＮＤ４の出力端と、スイッチサブユニット３０２２の他の入力端にそれぞれ接続され、第３のＮＡＮＤゲートＮＡＮＤ３の出力端は第４のＮＡＮＤゲートＮＡＮＤ４の他の入力端に接続される。
図３に示すように、スイッチサブユニット３０２２は、第１６のＰＭＯＳトランジスタＭＰ１５及び第１７のＰＭＯＳトランジスタＭＰ１６を含む。第１６のＰＭＯＳトランジスタＭＰ１５のゲートは、第４のＮＡＮＤゲートＮＡＮＤ４の出力端に接続するために、スイッチサブユニット３０２２の他の入力端として用いられる。第１６のＰＭＯＳトランジスタＭＰ１５のソースは、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨに接続され、第１７のＰＭＯＳトランジスタＭＰ１６のゲートは、第７のインバータＩＮＶ７の出力端に接続するために、スイッチサブユニット３０２２の１つの入力端として用いられる。第１７のＰＭＯＳトランジスタＭＰ１６のソースは、給電電圧ＶＤＤに接続され、第１７のＰＭＯＳトランジスタＭＰ１６及び第１６のＰＭＯＳトランジスタＭＰ１５のドレインは、負電圧チャージポンプモジュール１０３に切り替え可能な入力電圧を供給する電圧ＶＤＤ＿ｎｅｇを出力するために、スイッチサブユニット３０２２の出力端として用いられる。
なお、第３のＮＡＮＤゲートＮＡＮＤ３と第４のＮＡＮＤゲートＮＡＮＤ４が作動する電圧ドメインは、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧（所在電圧ドメインの正のレール電圧値）及び所在電圧ドメインの負のレール電圧ＶＤＤＬである。本発明の実施例において、所在電圧ドメインの負のレールの電圧ＶＤＤＬは、給電電圧ＶＤＤに設定されている。電圧サンプリング比較ユニット３０１から出力される検出信号の状態は、高レベルの給電電圧ＶＤＤと低レベルの接地電圧ＶＳＳの電圧ドメインから高レベルの正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と低レベルの給電電圧ＶＤＤの電圧ドメインに転換した後、スイッチ・トランジスタである第１６のＰＭＯＳトランジスタＭＰ１５及び第１７のＰＭＯＳトランジスタＭＰ１６のゲート電圧を制御することにより、過渡増強モジュール１０２の出力電圧ＶＤＤ＿ｎｅｇを選択する。また、第１２のＮＭＯＳトランジスタＭＮ１１は予め設定された比率で電圧サンプリング比較ユニット３０１における第５のＮＭＯＳトランジスタＭＮ４の電流を複製することにより、第１２のＰＭＯＳトランジスタＭＰ１１が第１３のＰＭＯＳトランジスタＭＰ１２に接続される。第１３のＰＭＯＳトランジスタＭＰ１２は、ダイオード方式で接続され、第１０のＰＭＯＳトランジスタＭＰ９と、第１１のＰＭＯＳトランジスタＭＰ１０及び第１２のＰＭＯＳトランジスタＭＰ１１は比例ミラー電流源である。第１３のＰＭＯＳトランジスタＭＰ１２は、第１６のＮＭＯＳトランジスタＭＮ１５及び第１５のＮＭＯＳトランジスタＭＮ１４に静的ゲート電圧を供給し、狭パルス信号ＲＳＴによって、第１４のＰＭＯＳトランジスタＭＰ１３と、第１５のＰＭＯＳトランジスタＭＰ１４と、第１７のＮＭＯＳトランジスタＭＮ１６と、第１８のＮＭＯＳトランジスタＭＮ１７のゲート電圧を制御することで、第５のコンデンサＣ２と、第６のコンデンサＣ３をプリチャージする。第５のコンデンサＣ２と、第６のコンデンサＣ３の容量値は等しく、２つのコンデンサ電荷を初期化し、デジタル遅延ユニットＤ１～Ｄ４及びＸＯＲゲートＸＯＲ１によりＸノードから出力される信号を論理合成した後、１つの狭パルス信号ＲＳＴを生成し、該信号ＲＳＴを利用して、ノードＶＤＥＴから出力される検出信号のレベルを変換する。
電圧切替えユニット３０２の作動原理を理解するために、以下、電圧サンプリング比較ユニット３０１と併せて電圧切替えユニット３０２の作動原理を詳細に説明する。ここで、過渡増強モジュール１０２の作動は、回路に通電してから、正電圧チャージポンプモジュール１０１が作動を開始する。正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧は給電電圧ＶＤＤから徐々に増大するが、目標電圧に達していない過程において、ノードＶＤＥＴから出力される検出信号の状態は、給電電圧ＶＤＤに近い高レベルである。第６のインバータＩＮＶ６及び第７のインバータＩＮＶ７を経た後、第１３のＮＭＯＳトランジスタＭＮ１２及び第１４のＮＭＯＳトランジスタＭＮ１３のゲート電圧は、それぞれ給電電圧ＶＤＤ及び接地電圧ＶＳＳであり、第１３のＮＭＯＳトランジスタＭＮ１２はオン状態になり、第１４のＮＭＯＳトランジスタＭＮ１３は遮断状態になる。この時、スイッチ・トランジスタである第１７のＰＭＯＳトランジスタＭＰ１６に供給されるゲート電圧ＸＬは接地電圧ＶＳＳであり、よって、第１７のＰＭＯＳトランジスタＭＰ１６はオン状態になる。
ノードＶＤＥＴから出力される検出信号の状態がジャンプした場合、ヒステリシスインバータ３０２０を経て整形された後、Ｘノードから出力される信号の状態もジャンプする。該出力信号は、デジタル時間遅延ユニットＤ１～Ｄ４及びＸＯＲゲートＸＯＲ１の組合せ論理を経た後、高レベルが給電電圧ＶＤＤである狭パルス信号ＲＳＴを生成し、信号ＲＳＴによりノードＶＤＥＴから出力される検出信号のレベルを変換する。
給電電圧が正常に通電された後、ノードＶＤＥＴから出力される検出信号は、接地電圧ＶＳＳから給電電圧ＶＤＤにジャンプし、Ｘノード電圧は、給電電圧ＶＤＤから接地電圧ＶＳＳにジャンプする。デジタル時間遅延ユニットＤ１～Ｄ４及びＸＯＲゲートＸＯＲ１からなる組合せ論理サブユニットを経た後、高レベルが給電電圧ＶＤＤである狭パルス信号ＲＳＴを生成する。狭パルス信号ＲＳＴのレベルが接地電圧ＶＳＳである場合、第１４のＰＭＯＳトランジスタＭＰ１３及び第１５のＰＭＯＳトランジスタＭＰ１４はオンになり、第１７のＮＭＯＳトランジスタＭＮ１６及び第１８のＮＭＯＳトランジスタＭＮ１７は遮断状態になる。この場合、第５のコンデンサＣ２及び第６のコンデンサＣ３の極板Ａ及びＢは、給電電圧ＶＤＤまでプリチャージされる。同時に、第５のコンデンサＣ２及び第６のコンデンサＣ３の極板Ｃ及びＤは、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と等しくなるまで、第１０のＰＭＯＳトランジスタＭＰ９及び第１１のＰＭＯＳトランジスタＭＰ１０により充電される。
狭パルス信号ＲＳＴが給電電圧ＶＤＤである場合、第１４のＰＭＯＳトランジスタＭＰ１３及び第１５のＰＭＯＳトランジスタＭＰ１４は遮断状態になり、第１７のＮＭＯＳトランジスタＭＮ１６及び第１８のＮＭＯＳトランジスタＭＮ１７はオンになる。第１３のＮＭＯＳトランジスタＭＮ１２はオンになり、第１４のＮＭＯＳトランジスタＭＮ１３は遮断状態になるため、第５のコンデンサＣ２の極板Ａの電圧は、接地電圧ＶＳＳになるまで迅速に引き下げられ、第５のコンデンサＣ２の極板Ｃの電圧も迅速に降下する。第５のコンデンサＣ２の極板Ｃの電圧が一定の幅値に低下した場合、第１６のＮＭＯＳトランジスタＭＮ１５がオンになり、第５のコンデンサＣ２の極板Ｃの電圧が引き上げられる。第１６のＮＭＯＳトランジスタＭＮ１５が遮断された後、第１４のＮＭＯＳトランジスタＭＮ１３により、第５のコンデンサＣ２の極板Ｃの電圧が、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と等しくなり、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と等しくなるまで充電する。この過程において、第１４のＮＭＯＳトランジスタＭＮ１３が遮断の状態にあるため、第６のコンデンサの両端の電圧は変化しない。
狭パルス信号ＲＳＴが再度、接地電圧ＶＳＳになった場合、第１４のＰＭＯＳトランジスタＭＰ１３及び第１５のＰＭＯＳトランジスタＭＰ１４は再度オンになり、第１７のＮＭＯＳトランジスタＭＮ１６及び第１８のＮＭＯＳトランジスタＭＮ１７が遮断され、第５のコンデンサＣ２及び第６のコンデンサＣ３は再度、プリチャージの状態になり、狭パルス信号ＲＳＴの次の狭パルスのトリガを待つ。
上述の過程において、第６のコンデンサＣ３の極板Ｄの電圧は、全過程において変化せず、依然として正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と等しい。第５のコンデンサＣ２の極板Ｃの電圧は最初に低下した後、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と等しくなるまで上昇し、第５のコンデンサＣ２の極板Ｃの電圧が給電電圧ＶＤＤの電圧に近づくと、第４のＮＡＮＤゲートＮＡＮＤ４から出力される電圧ＸＨが、正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と等しくなるまで引き上げられ、スイッチ・トランジスタの第１６のＰＭＯＳトランジスタＭＰ１５は遮断状態になる。第１７のＰＭＯＳトランジスタＭＰ１６がオンになり、第１６のＰＭＯＳトランジスタＭＰ１５が遮断状態になるため、その状態で電圧切替えユニット３０２の出力電圧ＶＤＤ＿ｎｅｇは、給電電圧ＶＤＤと等しい。
正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧が、確立し又は目標電圧に達した後、ノードＶＤＥＴから出力される検出信号は、高レベルの給電電圧ＶＤＤから低レベルの接地電圧ＶＳＳにジャンプする場合、第１３のＮＭＯＳトランジスタＭＮ１２及び第１４のＮＭＯＳトランジスタＭＮ１３のゲート電圧は、それぞれ接地電圧ＶＳＳ及び給電電圧ＶＤＤである。よって、第１４のＮＭＯＳトランジスタＭＮ１３はオン状態になり、第１３のＮＭＯＳトランジスタＭＮ１２は遮断状態になる。したがって、第１７のＰＭＯＳトランジスタＭＰ１６は遮断状態にある。同時に、Ｘノード電圧は接地電圧ＶＳＳから給電電圧ＶＤＤにジャンプし、デジタル遅延ユニットＤ１～Ｄ４及びＸＯＲゲートＸＯＲ１からなる組合せ論理サブユニットを経た後、高レベルが給電電圧ＶＤＤである狭パルス信号ＲＳＴを生成する。即ち、有効な検出パルスにより、第６のコンデンサＣ３の極板Ｄの電圧が最初に降下し、その後上昇する。一方、第５のコンデンサＣ２の２つの極板電圧が変更せず、したがって、第３のＮＡＮＤゲートＮＡＮＤ３から出力される電圧は、確立し、あるいは目標電圧に達した正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と等しい。第４のＮＡＮＤゲートＮＡＮＤ４から出力される電圧は低レベルの給電電圧ＶＤＤであり、よって、第４のＮＡＮＤゲートＮＡＮＤ４から出力される電圧ＸＨは給電電圧ＶＤＤである。この時、第１６のＰＭＯＳトランジスタＭＰ１５はオン状態にある。第１７のＰＭＯＳトランジスタＭＰ１６が遮断し、第１６のＰＭＯＳトランジスタＭＰ１５がオンなるため、その状態で電圧切替えユニット３０２の出力電圧ＶＤＤ＿ｎｅｇは、確立するか、あるいは目標電圧に達した正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧と等しい。
負電圧チャージポンプモジュール１０３は、クロック発生モジュール１００から生成されるクロック信号及び過渡増強モジュール１０２が供給するクロック振幅電圧ＶＤＤ＿ｎｅｇに基づいて、負電圧出力を生成する。図４に示すように、負電圧チャージポンプモジュール１０３は、第２のクロック変換ユニット４０１及び負電圧チャージポンプユニット４０２を含む。第２のクロック変換ユニット４０１の入力端はクロック発生モジュール１００の出力端に接続され、第２のクロック変換ユニット４０１の出力端は負電圧チャージポンプユニット４０２の入力端に接続され、負電圧チャージポンプユニット４０２の入力端は電圧切替えユニット３０２の出力端に接続される。
第２のクロック変換ユニット４０１は、クロック発生モジュール１００から出力されるクロック信号を変換し、２つの相補的な非オーバーラップ・クロック信号を生成するために用いられる。図４に示すように、第２のクロック変換ユニット４０１は、第８のインバータＩＮＶ８と、第９のインバータＩＮＶ９と、第１０のインバータＩＮＶ１０と、第１１のインバータＩＮＶ１１と、第１２のインバータＩＮＶ１２と、第５のＮＡＮＤゲートＮＡＮＤ５及び第６のＮＡＮＤゲートＮＡＮＤ６を含む。第８のインバータＩＮＶ８の入力端はクロック発生モジュール１００の出力端及び第６のＮＡＮＤゲートＮＡＮＤ６の１つの入力端に接続され、第８のインバータＩＮＶ８の出力端は第５のＮＡＮＤゲートＮＡＮＤ５の１つの入力端に接続される。第５のＮＡＮＤゲートＮＡＮＤ５の出力端は第９のインバータＩＮＶ９の入力端に接続され、第９のインバータＩＮＶ９の出力端は第５の出力端及び第１０のインバータＩＮＶ１０の入力端に接続される。第１０のインバータＩＮＶ１０の出力端は第６のＮＡＮＤゲートＮＡＮＤ６の他の入力端及び第６の出力端に接続され、第６のＮＡＮＤゲートＮＡＮＤ６の出力端は第１１のインバータＩＮＶ１１の入力端に接続される。第１１のインバータＩＮＶ１１の出力端は第８の出力端及び第１２のインバータＩＮＶ１２の入力端に接続され、第１２のインバータＩＮＶ１２の出力端は第５のＮＡＮＤゲートＮＡＮＤ５の他の入力端及び第７の出力端に接続される。
第２のクロック変換ユニット４０１は、クロック発生モジュール１００から出力されるクロック信号ＣＬＫを受信すると共に、該クロック信号ＣＬＫを、インバータＩＮＶ８～ＩＮＶ１２及び２入力ＮＡＮＤゲートＮＡＮＤ５とＮＡＮＤ６により、２つの非オーバーラップ・クロック信号に変換する。ここで、第１の非オーバーラップ・クロック信号はＣＬＫ＿ｉ’及びＣＬＫ＿ｂ’であり、第２の非オーバーラップ・クロック信号はＣＬＫ＿ｉｆ’及びＣＬＫ＿ｂｆ’である。ここで、２つの入力ＮＡＮＤゲートＮＡＮＤ５及びＮＡＮＤ６の作動電圧ドメインは、電圧切替えユニット３０２の出力電圧ＶＤＤ＿ｎｅｇ及び接地電圧ＶＳＳである。第２のクロック変換ユニット４０１によりクロック信号ＣＬＫを２つの非オーバーラップ・クロック信号に変換することは、従来技術であるため、ここでは詳細に説明しない。
図４に示すように、負電圧チャージポンプユニット４０２は、第１８のＰＭＯＳトランジスタＭＰ１７と、第１９のＰＭＯＳトランジスタＭＰ１８と、第１９のＮＭＯＳトランジスタＭＮ１８と、第２０のＮＭＯＳトランジスタＭＮ１９と、第２０のＰＭＯＳトランジスタＭＰ１９と、第２１のＰＭＯＳトランジスタＭＰ２０と、第２１のＮＭＯＳトランジスタＭＮ２０と、第２２のＮＭＯＳトランジスタＭＮ２１と、第７のコンデンサＣＦ３と、第８のコンデンサＣＦ４及び第９のコンデンサＣｈｏｌｄ１を含む。第１８のＰＭＯＳトランジスタＭＰ１７のゲートは第２のクロック変換ユニット４０１の第８の出力端に接続され、第１８のＰＭＯＳトランジスタＭＰ１７及び第１９のＰＭＯＳトランジスタＭＰ１８のドレインは、それぞれ電圧切替えユニット３０２の出力電圧ＶＤＤ＿ｎｅｇに接続される。第１８のＰＭＯＳトランジスタＭＰ１７のソースは、第８のコンデンサＣＦ４の一端と第１９のＮＭＯＳトランジスタＭＮ１８のソースにそれぞれ接続され、第１９のＮＭＯＳトランジスタＭＮ１８のゲートは、第２のクロック変換ユニット４０１の第６の出力端に接続される。第１９のＰＭＯＳトランジスタＭＰ１８のゲートは、第２のクロック変換ユニット４０１の第５の出力端に接続され、第１９のＰＭＯＳトランジスタＭＰ１８のソースは、第７のコンデンサＣＦ３の一端と第２０のＮＭＯＳトランジスタＭＮ１９のソースにそれぞれ接続され、第２０のＮＭＯＳトランジスタＭＮ１９のゲートは、第２のクロック変換ユニット４０１の第７の出力端に接続される。第１９のＮＭＯＳトランジスタＭＮ１８と、第２０のＮＭＯＳトランジスタＭＮ１９と、第２０のＰＭＯＳトランジスタＭＰ１９及び第２１のＰＭＯＳトランジスタＭＰ２０のドレインはそれぞれ接地される。第２１のＰＭＯＳトランジスタＭＰ２０のゲートは、第２０のＰＭＯＳトランジスタＭＰ１９のソースと、第７のコンデンサＣＦ３の他端と、第２２のＮＭＯＳトランジスタＭＮ２１のゲート及び第２１のＮＭＯＳトランジスタＭＮ２０のソースにそれぞれ接続され、第２０のＰＭＯＳトランジスタＭＰ１９のゲートは、第２１のＰＭＯＳトランジスタＭＰ２０のソースと、第８のコンデンサＣＦ４の他端と、第２１のＮＭＯＳトランジスタＭＮ２０のゲート及び第２２のＮＭＯＳトランジスタＭＮ２１のソースにそれぞれ接続される。第２１のＮＭＯＳトランジスタＭＮ２０及び第２２のＮＭＯＳトランジスタＭＮ２１のドレインは、いずれも第９のコンデンサＣｈｏｌｄ１及び負圧出力端ＶＳＳＨに接続され、第９のコンデンサＣｈｏｌｄ１の他端は接地される。
正負電圧チャージポンプ回路が作動を開始する場合、正電圧チャージポンプユニット２０２及び負電圧チャージポンプユニット４０２は同時に作動する。正負電圧チャージポンプ回路の電圧ドメインの正のレール電圧が給電電圧ＶＤＤであり、負のレールの電圧が接地電圧ＶＳＳであると、正電圧チャージポンプユニット２０２から生成される電圧は、迅速に目標電圧に確立される。この過程において、過渡増強モジュール１０２は、給電電圧ＶＤＤ及び正電圧チャージポンプユニット２０２の正圧出力端ＶＤＤＨから出力される正電圧をサンプリングし、サンプリングされた正電圧チャージポンプユニット２０２の正電圧が目標値に達しないと、給電電圧ＶＤＤは負電圧チャージポンプユニット４０２の入力電圧として機能し、非オーバーラップ・クロック信号ＣＬＫ＿ｉ’が高レベルである場合、非オーバーラップ・クロック信号ＣＬＫ＿ｂ’は低レベルであり、同時に、非オーバーラップ・クロック信号ＣＬＫ＿ｉｆ’及びＣＬＫ＿ｂｆ’のレベルは、それぞれ給電電圧ＶＤＤ及び接地電圧ＶＳＳである。この時、第１８のＰＭＯＳトランジスタＭＰ１７及び第２０のＮＭＯＳトランジスタＭＮ１９がオン状態にあり、第１９のＮＭＯＳトランジスタＭＮ１８及び第１９のＮＭＯＳトランジスタＭＮ１８はオフ状態にある。よって、第７のコンデンサＣＦ３の両端は、給電電圧ＶＤＤに接続され、第２１のＰＭＯＳトランジスタＭＰ２０に接地電圧ＶＳＳ－給電電圧ＶＤＤであるゲート電圧を供給する。第２１のＰＭＯＳトランジスタＭＰ２０のソース電圧はＶＤＤであり、第２１のＰＭＯＳトランジスタＭＰ２０がオン状態にあり、第２１のＮＭＯＳトランジスタＭＮ２０のゲート電圧は給電電圧ＶＤＤであり、第２１のＮＭＯＳトランジスタＭＮ２０がオン状態であり、第７のコンデンサＣＦ３における全ての電荷を第２１のＮＭＯＳトランジスタＭＮ２０により第９のコンデンサＣｈｏｌｄ１に伝送する。即ち、第９のコンデンサＣｈｏｌｄ１を充電することで、負電圧を出力し、該負電圧はＶＳＳＨ＝ＶＳＳ－ＶＤＤ＿ｎｅｇ、即ち、過渡増強モジュール１０２によってサンプリングされた正電圧チャージポンプユニット２０２の正電圧が目標値に達しない場合、過渡増強モジュール１０２が負電圧チャージポンプユニット４０２に供給する電圧ＶＤＤ＿ｎｅｇは給電電圧ＶＤＤである。この時、負電圧チャージポンプユニット４０２から生成される負電圧ＶＳＳＨは接地電圧ＶＳＳ－給電電圧ＶＤＤである。一方、第２０のＰＭＯＳトランジスタＭＰ１９及び第２２のＮＭＯＳトランジスタＭＮ２１は遮断状態にあると共に、第８のコンデンサＣＦ４の一端は給電電圧ＶＤＤに接続され、他端は接地電圧ＶＳＳに接続され、第８のコンデンサＣＦ４を充電する。
正電圧チャージポンプユニット２０２の正電圧が目標値に達した後、正電圧チャージポンプユニット２０２の正電圧は負電圧チャージポンプユニット４０２の入力電圧として作用する。この時、非オーバーラップ・クロック信号により、第１９のＰＭＯＳトランジスタＭＰ１８及び第１９のＮＭＯＳトランジスタＭＮ１８がオン状態になり、第１８のＰＭＯＳトランジスタＭＰ１７及び第２０のＮＭＯＳトランジスタＭＮ１９が遮断状態になり、第２０のＰＭＯＳトランジスタＭＰ１９及び第２２のＮＭＯＳトランジスタＭＮ２１がオン状態になり、第２１のＰＭＯＳトランジスタＭＰ２０及び第２１のＮＭＯＳトランジスタＭＮ２０が遮断状態になるように制御することによって、第８のコンデンサＣＦ４における全ての電荷を第２２のＮＭＯＳトランジスタＭＮ２１により第９のコンデンサＣｈｏｌｄ１に伝送する。即ち、第９のコンデンサＣｈｏｌｄ１を充電し、負電圧出力を実現する。該負電圧はＶＳＳＨ＝ＶＳＳ－ＶＤＤ＿ｎｅｇ、即ち、過渡増強モジュール１０２によってサンプリングされた正電圧チャージポンプユニット２０２の正電圧が目標値に達すると、過渡増強モジュール１０２が負電圧チャージポンプユニット４０２に供給する電圧ＶＤＤ＿ｎｅｇは正電圧チャージポンプユニット２０２の正電圧である。この時、負電圧チャージポンプユニット４０２によって生成される負電圧ＶＳＳＨは、接地電圧ＶＳＳ－正電圧チャージポンプユニット２０２の正電圧である。
したがって、正電圧チャージポンプユニット２０２の出力電圧が確立された後、負電圧チャージポンプユニット４０２は、正電圧チャージポンプユニット２０２から電流を抽出し、自己の負圧確立を完了する。これにより、正電圧チャージポンプユニット２０２から出力される電圧の確立時間が負電圧チャージポンプユニット４０２の作動の影響を受けず、これと同時に、正電圧を確立する過程において、負電圧チャージポンプユニット４０２は、接地電圧ＶＳＳ－給電電圧ＶＤＤの電圧に早期に確立され、正電圧チャージポンプユニット２０２から出力される電圧が安定状態に達した後、該電圧を利用して負電圧の生成を完成し、それによって、負電圧チャージポンプユニット４０２の負電圧の確立時間を早めることが分かる。
なお、非オーバーラップ・クロック信号ＣＬＫ＿ｉｆ’及びＣＬＫ＿ｂｆ’は、それぞれ非オーバーラップ・クロック信号ＣＬＫ＿ｉ’及びＣＬＫ＿ｂ’の位相が進んだクロック信号に対応し、また、クロック信号ＣＬＫ＿ｉｆ’及びＣＬＫ＿ｉ’は同相であり、クロック信号ＣＬＫ＿ｂｆ’及びＣＬＫ＿ｂ’は同相のクロック信号である。非オーバーラップ・クロック信号ＣＬＫ＿ｉｆ’及びＣＬＫ＿ｂｆ’により、負電圧チャージポンプユニット４０２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時にオンなる問題を回避することができる。
なお、本発明の実施例によって提供される正負電圧チャージポンプ回路は、集積回路チップに利用してもよい。該集積回路チップにおける正負電圧チャージポンプ回路の具体的な構造については、ここで詳細に説明しない。
上述した正負電圧チャージポンプ回路は、アナログ集積回路の重要な構成要素として、通信端末に利用することもできる。ここで言及する通信端末とは、モバイル環境で利用でき、携帯電話、ノートパソコン、タブレットパソコン、車載パソコンなどを備えるＧＳＭ、ＥＤＧＥ、ＴＤ＿ＳＣＤＭＡ、ＴＤＤ＿ＬＴＥ、ＦＤＤ＿ＬＴＥなどの各種通信規格をサポートできるコンピュータ機器である。また、本発明で提供される技術的解決策は、通信基地局などの他のアナログ集積回路アプリケーションにも適用可能である。
本発明の実施例によって提供される正負電圧チャージポンプ回路は、正電圧チャージポンプモジュールにより正電圧を生成するとともに、過渡増強モジュールによって該正電圧及び給電電圧をサンプリングして電流に変換した後に比較し、比較結果に基づいて、負電圧チャージポンプモジュールに切り替え可能な入力電圧を供給する。負電圧チャージポンプモジュールは、クロック発生モジュールから出力されるクロック信号に基づいて、負電圧を迅速且つ確実に確立するとともに、負電圧チャージポンプモジュールが負電圧を生成する速度及び効率を向上させることができるだけでなく、異なる負圧の要求を柔軟に実現することもできる。
以上、本発明により提供される正負電圧チャージポンプ回路と、チップ及び通信端末を詳細に説明した。当業者であれば、本発明の実質的な内容を逸脱することなく、それに対してなされた如何なる明白な変更は、いずれも本発明の特許権の保護範囲に属する。

Claims (15)

  1. 正負電圧チャージポンプ回路において、
    クロック発生モジュールと、正電圧チャージポンプモジュールと、過渡増強モジュール及び負電圧チャージポンプモジュールを含み、
    前記クロック発生モジュールの出力端は前記正電圧チャージポンプモジュール及び前記負電圧チャージポンプモジュールの入力端に接続され、前記正電圧チャージポンプモジュールの出力端は前記過渡増強モジュールの入力端に接続され、前記過渡増強モジュールの出力端は前記負電圧チャージポンプモジュールの入力電源端に接続され、前記クロック発生モジュールと、前記正電圧チャージポンプモジュール及び前記過渡増強モジュールの電源端はいずれも給電電圧に接続され、
    前記正電圧チャージポンプモジュールは、前記クロック発生モジュールから出力されるクロック信号に基づいて正電圧を生成し、前記正電圧と前記給電電圧は、入力電圧源として前記過渡増強モジュールによってサンプリングされて電流に変換された後に比較され、比較結果に基づいて、前記負電圧チャージポンプモジュールは前記クロック発生モジュールから出力されるクロック信号に基づいて負電圧を発生させるように、切り替え可能な入力電圧を前記負電圧チャージポンプモジュールに供給することを特徴とする正負電圧チャージポンプ回路。
  2. 前記正電圧チャージポンプモジュールは、第１のクロック変換ユニット及び少なくとも１つの正電圧チャージポンプユニットを含み、
    前記第１のクロック変換ユニットの入力端は前記クロック発生モジュールの出力端に接続され、前記第１のクロック変換ユニットの出力端は、各前記正電圧チャージポンプユニットの入力端に接続されることを特徴とする請求項１に記載の正負電圧チャージポンプ回路。
  3. 前記第１のクロック変換ユニットは、第１のインバータと、第２のインバータと、第３のインバータと、第４のインバータと、第５のインバータと、第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートを含み、
    前記第１のインバータの入力端は前記クロック発生モジュールの出力端と前記第２のＮＡＮＤゲートの１つの入力端に接続され、前記第１のインバータの出力端は前記第１のＮＡＮＤゲートの１つの入力端に接続され、前記第１のＮＡＮＤゲートの出力端は前記第２のインバータの入力端に接続され、前記第２のインバータの出力端は第１の出力端と前記第３のインバータの入力端に接続され、前記第３のインバータの出力端は前記第２のＮＡＮＤゲートの他の入力端と第２の出力端に接続され、前記第２のＮＡＮＤゲートの出力端は前記第４のインバータの入力端に接続され、前記第４のインバータの出力端は第４の出力端と前記第５のインバータの入力端に接続され、前記第５のインバータの出力端は前記第１のＮＡＮＤゲートの他の入力端と第３の出力端に接続されることを特徴とする請求項２に記載の正負電圧チャージポンプ回路。
  4. 複数の前記正電圧チャージポンプユニットを使用する場合、２番目の正電圧チャージポンプユニットから開始し、各前記正電圧チャージポンプユニットの入力電圧は、その前の正電圧チャージポンプユニットの正圧出力端に接続されることを特徴とする請求項２に記載の正負電圧チャージポンプ回路。
  5. 前記正電圧チャージポンプユニットは、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと、第３のＰＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第１のコンデンサと、第２のコンデンサ及び第３のコンデンサを含み、
    前記第１のＮＭＯＳトランジスタのゲートは第１のクロック変換ユニットの第４の出力端に接続され、前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのソースはそれぞれ接地し、前記第１のＮＭＯＳトランジスタのドレインは、前記第２のコンデンサの一端及び前記第１のＰＭＯＳトランジスタのドレインにそれぞれ接続され、前記第１のＰＭＯＳトランジスタのゲートは前記第１のクロック変換ユニットの第２の出力端に接続され、前記第２のＮＭＯＳトランジスタのゲートは前記第１のクロック変換ユニットの第１の出力端に接続され、前記第２のＮＭＯＳトランジスタのドレインは、前記第１のコンデンサの一端及び前記第２のＰＭＯＳトランジスタのドレインにそれぞれ接続され、前記第２のＰＭＯＳトランジスタのゲートは前記第１のクロック変換ユニットの第３の出力端に接続され、前記第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタと、前記第３のＮＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタのソースは、いずれも入力電圧に接続され、前記第４のＮＭＯＳトランジスタのゲートは、前記第３のＮＭＯＳトランジスタのドレインと、前記第１のコンデンサの他端と、前記第４のＰＭＯＳトランジスタのゲート及び前記第３のＰＭＯＳトランジスタのドレインにそれぞれ接続され、前記第３のＮＭＯＳトランジスタのゲートは、前記第４のＮＭＯＳトランジスタのドレインと、前記第２のコンデンサの他端と、前記第３のＰＭＯＳトランジスタのゲート及び前記第４のＰＭＯＳトランジスタのドレインにそれぞれ接続され、前記第３のＰＭＯＳトランジスタ及び前記第４のＰＭＯＳトランジスタのソースは、いずれも前記第３のコンデンサの一端と正圧出力端に接続され、前記第３のコンデンサの他端は接地されることを特徴とする請求項４に記載の正負電圧チャージポンプ回路。
  6. 前記過渡増強モジュールは、電圧サンプリング比較ユニット及び電圧切替えユニットを含み、
    前記電圧サンプリング比較ユニットの入力端は前記正電圧チャージポンプユニットの正圧出力端及び給電電圧に接続され、前記電圧サンプリング比較ユニットの出力端は前記電圧切替えユニットの入力端に接続されることを特徴とする請求項５に記載の正負電圧チャージポンプ回路。
  7. 前記電圧サンプリング比較ユニットは、第１の抵抗と、第５のＮＭＯＳトランジスタと、第６のＮＭＯＳトランジスタと、第７のＮＭＯＳトランジスタと、第８のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジスタと、第６のＰＭＯＳトランジスタと、第２の抵抗と、第３の抵抗と、第４のコンデンサを含み、
    前記第１の抵抗の一端と、前記第５のＰＭＯＳトランジスタ及び前記第６のＰＭＯＳトランジスタのソースは、それぞれ給電電圧に接続され、前記第１の抵抗の他端は、前記第５のＮＭＯＳトランジスタのドレイン及びゲートと、前記第６のＮＭＯＳトランジスタのゲートにそれぞれ接続され、前記第６のＮＭＯＳトランジスタのドレインは、前記第５のＰＭＯＳトランジスタのドレイン及びゲートと、前記第６のＰＭＯＳトランジスタのゲートにそれぞれ接続され、前記第６のＰＭＯＳトランジスタのドレインは、前記第４のコンデンサの一端及び前記第３の抵抗の一端と、前記第７のＮＭＯＳトランジスタのドレイン及び前記電圧切替えユニットにそれぞれ接続され、前記第７のＮＭＯＳトランジスタのゲートは、前記第８のＮＭＯＳトランジスタのゲートとドレイン及び前記第２の抵抗の一端にそれぞれ接続され、前記第２の抵抗の他端は前記正電圧チャージポンプユニットの正圧出力端に接続され、前記第８のＮＭＯＳトランジスタ及び前記第７のＮＭＯＳトランジスタのソースと、前記第３の抵抗及び前記第４のコンデンサの他端と、前記第６のＮＭＯＳトランジスタ及び前記第５のＮＭＯＳトランジスタのソースは、いずれも接地されることを特徴とする請求項６に記載の正負電圧チャージポンプ回路。
  8. 前記電圧切替えユニットは、ヒステリシスインバータと、論理レベル変換サブユニット及びスイッチサブユニットを含み、
    前記ヒステリシスインバータの入力端は前記電圧サンプリング比較ユニットの出力端に接続され、前記ヒステリシスインバータの出力端は前記論理レベル変換サブユニットの入力端に接続され、前記論理レベル変換サブユニットの出力端は前記スイッチサブユニットの入力端に接続されることを特徴とする請求項６に記載の正負電圧チャージポンプ回路。
  9. 前記論理レベル変換サブユニットは、第６のインバータと、第７のインバータと、第１２のＮＭＯＳトランジスタと、第１３のＮＭＯＳトランジスタと、第１４のＮＭＯＳトランジスタと、第１５のＮＭＯＳトランジスタと、第１６のＮＭＯＳトランジスタと、第１７のＮＭＯＳトランジスタと、第１８のＮＭＯＳトランジスタと、第１０のＰＭＯＳトランジスタと、第１１のＰＭＯＳトランジスタと、第１２のＰＭＯＳトランジスタと、第１３のＰＭＯＳトランジスタと、第１４のＰＭＯＳトランジスタと、第１５のＰＭＯＳトランジスタと、第５のコンデンサと、第６のコンデンサと、第３のＮＡＮＤゲートと、第４のＮＡＮＤゲートと、ＸＯＲゲート及び複数のデジタル遅延ユニットを含み、
    前記第６のインバータの入力端は前記ヒステリシスインバータの出力端に接続され、前記第６のインバータの出力端は前記第７のインバータの入力端と、前記第１３のＮＭＯＳトランジスタのゲートに接続され、前記第７のインバータの出力端は前記スイッチサブユニットの１つの入力端と、前記第１４のＮＭＯＳトランジスタのゲートに接続され、Ｘノードは、前記ヒステリシスインバータの出力端と、第１のデジタル遅延ユニットの入力端と、前記ＸＯＲゲートの１つの入力端にそれぞれ接続され、前記第１のデジタル遅延ユニットの出力端から最後のデジタル遅延ユニットの入力端との間に複数のデジタル遅延ユニットが直列に接続され、最後のデジタル遅延ユニットの出力端は前記ＸＯＲゲートの他の入力端に接続され、前記ＸＯＲゲートの出力端は、前記第１８のＮＭＯＳトランジスタ及び前記第１７のＮＭＯＳトランジスタのゲートと、前記第１４のＰＭＯＳトランジスタ及び前記第１５のＰＭＯＳトランジスタのゲートにそれぞれ接続され、前記第１５のＰＭＯＳトランジスタのドレインは前記第６のコンデンサの一端と、前記第１８のＮＭＯＳトランジスタのドレインに接続され、前記第１８のＮＭＯＳトランジスタのソースは前記第１４のＮＭＯＳトランジスタのドレインに接続され、前記第６のコンデンサの他端は前記第１５のＮＭＯＳトランジスタのソースと、前記第３のＮＡＮＤゲートの１つの入力端と、前記第１０のＰＭＯＳトランジスタのドレインに接続され、前記第１５のＮＭＯＳトランジスタのドレインは前記第１６のＮＭＯＳトランジスタのドレインに接続され、前記第１６のＮＭＯＳトランジスタのソースは前記第１１のＰＭＯＳトランジスタのドレインと、前記第５のコンデンサの一端及び前記第４のＮＡＮＤゲートの１つの入力端に接続され、前記第５のコンデンサの他端は、前記第１４のＰＭＯＳトランジスタのドレインと、前記第１７のＮＭＯＳトランジスタのドレインにそれぞれ接続され、前記第１７のＮＭＯＳトランジスタのソースは前記第１３のＮＭＯＳトランジスタのドレインに接続され、前記第１２のＮＭＯＳトランジスタのゲートは前記第５のＮＭＯＳトランジスタのドレインに接続され、前記第１２のＮＭＯＳトランジスタのドレインは、前記第１３のＰＭＯＳトランジスタのドレイン及びゲートと、前記第１６のＮＭＯＳトランジスタ及び前記第１５のＮＭＯＳトランジスタのゲートにそれぞれ接続され、前記第１３のＰＭＯＳトランジスタのソースは、前記第１２のＰＭＯＳトランジスタのドレイン及びゲートと、前記第１１のＰＭＯＳトランジスタ及び前記第１０のＰＭＯＳトランジスタのゲートにそれぞれ接続され、前記第１２のＰＭＯＳトランジスタと、前記第１１のＰＭＯＳトランジスタと、前記第１０のＰＭＯＳトランジスタのソース及び前記第１５のＮＭＯＳトランジスタと、前記第１６のＮＭＯＳトランジスタのドレインは、いずれも前記正電圧チャージポンプユニットの正圧出力端に接続され、前記第１４のＮＭＯＳトランジスタと、前記第１３のＮＭＯＳトランジスタ及び前記第１２のＮＭＯＳトランジスタのソースはそれぞれ接地され、前記第１４のＰＭＯＳトランジスタ及び前記第１５のＰＭＯＳトランジスタのソースは、それぞれ所在電圧ドメインの負のレール電圧に接続され、前記第３のＮＡＮＤゲートの他の入力端は前記第４のＮＡＮＤゲートの出力端と、前記スイッチサブユニットの他の入力端に接続され、前記第３のＮＡＮＤゲートの出力端は前記第４のＮＡＮＤゲートの他の入力端に接続されることを特徴とする請求項８に記載の正負電圧チャージポンプ回路。
  10. 前記スイッチサブユニットは、第１６のＰＭＯＳトランジスタ及び第１７のＰＭＯＳトランジスタを含み、
    前記第１６のＰＭＯＳトランジスタのゲートは前記第４のＮＡＮＤゲートの出力端に接続され、前記第１６のＰＭＯＳトランジスタのソースは前記正電圧チャージポンプユニットの正圧出力端に接続され、前記第１７のＰＭＯＳトランジスタのゲートは前記第７のインバータの出力端に接続され、前記第１７のＰＭＯＳトランジスタのソースは給電電圧に接続され、前記第１７のＰＭＯＳトランジスタ及び前記第１６のＰＭＯＳトランジスタのドレインは、前記スイッチサブユニットの出力端とすることを特徴とする請求項９に記載の正負電圧チャージポンプ回路。
  11. 前記負電圧チャージポンプモジュールは、第２のクロック変換ユニット及び負電圧チャージポンプユニットを含み、
    前記第２のクロック変換ユニットの入力端は前記クロック発生モジュールの出力端に接続され、前記第２のクロック変換ユニットの出力端は前記負電圧チャージポンプユニットの入力端に接続され、前記負電圧チャージポンプユニットの入力端は前記電圧切替えユニットの出力端に接続されることを特徴とする請求項１０に記載の正負電圧チャージポンプ回路。
  12. 前記第２のクロック変換ユニットは、第８のインバータと、第９のインバータと、第１０のインバータと、第１１のインバータと、第１２のインバータと、第５のＮＡＮＤゲート及び第６のＮＡＮＤゲートを含み、
    前記第８のインバータの入力端は前記クロック発生モジュールの出力端及び前記第６のＮＡＮＤゲートの１つの入力端に接続され、前記第８のインバータの出力端は前記第５のＮＡＮＤゲートの１つの入力端に接続され、前記第５のＮＡＮＤゲートの出力端は前記第９のインバータの入力端に接続され、前記第９のインバータの出力端は第５の出力端及び前記第１０のインバータの入力端に接続され、前記第１０のインバータの出力端は前記第６のＮＡＮＤゲートの他の入力端及び第６の出力端に接続され、前記第６のＮＡＮＤゲートの出力端は前記第１１のインバータの入力端に接続され、前記第１１のインバータの出力端は第８の出力端及び前記第１２のインバータの入力端に接続され、前記第１２のインバータの出力端は前記第５のＮＡＮＤゲートの他の入力端及び第７の出力端に接続されることを特徴とする請求項１１に記載の正負電圧チャージポンプ回路。
  13. 前記負電圧チャージポンプユニットは、第１８のＰＭＯＳトランジスタと、第１９のＰＭＯＳトランジスタと、第１９のＮＭＯＳトランジスタと、第２０のＮＭＯＳトランジスタと、第２０のＰＭＯＳトランジスタと、第２１のＰＭＯＳトランジスタと、第２１のＮＭＯＳトランジスタと、第２２のＮＭＯＳトランジスタと、第７のコンデンサと、第８のコンデンサ及び第９のコンデンサを含み、
    前記第１８のＰＭＯＳトランジスタのゲートは前記第２のクロック変換ユニットの第８の出力端に接続され、前記第１８のＰＭＯＳトランジスタ及び前記第１９のＰＭＯＳトランジスタのドレインは、それぞれ前記電圧切替えユニットの出力電圧に接続され、前記第１８のＰＭＯＳトランジスタのソースは、前記第８のコンデンサの一端及び前記第１９のＮＭＯＳトランジスタのソースにそれぞれ接続され、前記第１９のＮＭＯＳトランジスタのゲートは前記第２のクロック変換ユニットの第６の出力端に接続され、前記第１９のＰＭＯＳトランジスタのゲートは前記第２のクロック変換ユニットの第５の出力端に接続され、前記第１９のＰＭＯＳトランジスタのソースは、前記第７のコンデンサの一端及び前記第２０のＮＭＯＳトランジスタのソースにそれぞれ接続され、前記第２０のＮＭＯＳトランジスタのゲートは前記第２のクロック変換ユニットの第７の出力端に接続され、前記第１９のＮＭＯＳトランジスタと、前記第２０のＮＭＯＳトランジスタと、前記第２０のＰＭＯＳトランジスタ及び前記第２１のＰＭＯＳトランジスタのドレインはそれぞれ接地され、前記第２１のＰＭＯＳトランジスタのゲートは、前記第２０のＰＭＯＳトランジスタのソースと、前記第７のコンデンサの他端と、前記第２２のＮＭＯＳトランジスタのゲート及び前記第２１のＮＭＯＳトランジスタのソースにそれぞれ接続され、前記第２０のＰＭＯＳトランジスタのゲートは、前記第２１のＰＭＯＳトランジスタのソースと、前記第８のコンデンサの他端と、前記第２１のＮＭＯＳトランジスタのゲート及び前記第２２のＮＭＯＳトランジスタのソースにそれぞれ接続され、前記第２１のＮＭＯＳトランジスタ及び前記第２２のＮＭＯＳトランジスタのドレインは、それぞれ前記第９のコンデンサの一端及び負圧出力端に接続され、前記第９のコンデンサの他端は接地されることを特徴とする請求項１２に記載の正負電圧チャージポンプ回路。
  14. 請求項１～１３のいずれか１項に記載の正負電圧チャージポンプ回路を含むことを特徴とする集積回路チップ。
  15. 請求項１～１３のいずれか１項に記載の正負電圧チャージポンプ回路を含むことを特徴とする通信端末。
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