CN115412078A - 一种可调死区或交叠时间产生电路 - Google Patents

Abstract

本发明属于模拟电路电源管理技术领域，具体涉及一种可调死区或交叠时间产生电路。本发明的电路包括可调电流产生电路、延时电路和比较器。可调电流产生电路为延时电路的提供可调的充放电电流从而确定延时时间，比较器将经过延时电路的信号整形为方波信号。固定死区或交叠时间下，开关电源在某些应用条件下效率较低或者功率管有穿通的风险。利用外接电阻调节死区或交叠时间的大小，可以使得开关电源在所有应用条件下的效率最高。此外，本发明实现了结构复用及电流自补偿技术，从而提升了电路利用率及实现精度。

Description

一种可调死区或交叠时间产生电路

技术领域

本发明属于模拟电路电源管理技术领域，具体涉及一种可调死区或交叠时间产生电路，能够应用于PWM控制器，产生可调的死区或交叠时间。

背景技术

电源在生活中随处可见，它们在各式各样的场合中发挥自己的作用。随着社会的发展，人们对便携式电子设备的要求越来越高，对电源的需求也越来越大。开关电源是电源管理芯片中常见的一类，相比于其他类型的电源管理芯片，其高效率、低功耗的优势让其在电源领域占据了重要地位。

在开关电源中，驱动电路是连接控制电路和主电路之间的桥梁，驱动电路的信号带有死区或交叠时间的需求。死区或交叠时间的设定需要仔细地权衡和设定，设定太小会使得功率管有穿通的风险；而设定太大会使得开关电源的效率低下。由于电路的工作效率效率会随着死区或交叠时间的变化而变化，而最高工作效率的死区或交叠时间取决于不同的应用场合、输入和负载情况、外部原件等，因此可调的死区或交叠时间相比于固定的死区或交叠时间具有更好的适用性。

发明内容

本发明的目的是为了解决不同应用条件下开关电源的最高工作效率需要不同的死区或交叠时间的问题。通过外接电阻的一端接在电源或地，使得输入信号的上升沿或下降沿有一段延时，且延时时间可以通过外接电阻的电阻值来决定，从而产生可调的死区或交叠时间。该方案利用芯片的外围器件来产生可调的死区或交叠时间，适用性更强。

本发明的技术方案是：一种可调死区或交叠时间产生电路，其电路包括可调电流产生电路、延时电路和比较器。可调电流产生电路为延时电路的提供可调的充放电电流从而确定延时时间，比较器将经过延时电路的信号整形为方波信号；具体为：

所述可调电流产生电路包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻RST、第一电容C1、第二电容C2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、运算放大器、第一电流源I1、第二电流源I2、第三电流源I3、第四电流源I4、或非门NOR；定义电源电压为VDD，运算放大器的正输入端接VDD/2，其负输入端接第二NMOS管MN2的源极、第三PMOS管MP3的源极、第三电阻R3的一端、第六PMOS管MP6的漏极和第五NMOS管MN5的漏极，运算放大器的输出端接第一PMOS管MP1的栅极和漏极、第一NMOS管MN1的栅极和漏极；第一PMOS管MP1的源极接第一电流源的输出端和第二NMOS管MN2的栅极，第一电流源的输入端接VDD；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的源极接第二电流源的输入端和第三PMOS管MP3的栅极，第二电流源的输出端接地；第二PMOS管MP2的源极接VDD，其栅极接第一电容的一端、第一电阻的一端、第七PMOS管MP7的栅极、第八PMOS管MP8的栅极，第二PMOS管MP2的漏极接第二NMOS管MN2的漏极和第一电阻R1的另一端，第二电容C1的另一端接VDD；第三PMOS管MP3的漏极接第二电阻R2的一端和第三MMOS管MN3的漏极；第三NMOS管MN3的栅极接第二电阻R2的另一端、第二电容C2的一端和第四NMOS管MN4的栅极，第三NMOS管MN3的源极接地，第二电容C2的另一端接第八NMOS管MN8的栅极；第四PMOS管MP4的源极接VDD，其栅极与漏极互连并接第五PMOS管MP5的栅极、第四NMOS管MN4的漏极，第四NMOS管MN4的源极接地；第五PMOS管MP5的源极接VDD，其漏极接第六PMOS管MP6的源极；第六PMOS管MP6的栅极接第五NMOS管MN5的栅极、或非门NOR的输出端，第五NMOS管MN5的源极接第六NMOS管MN6的漏极；第六NMOS管MN6的栅极接第七NMOS管MN7的栅极和漏极、第七PMOS管MP7的漏极，第六NMOS管MN6的源极接地；第七PMOS管MP7的源极接电源，第七NMOS管MN7的源极接地；第八PMOS管MP8的源极接电源，其漏极接或非门NOR的一个输入端和第三电流源I3的输入端，第三电流源I3的输出端接地；第四电流源I4的输入端接VDD，其输出端接或非门NOR的另一个输入端和第八NMOS管MN8的漏极，第八NMOS管MN8的源极接地；第三电阻R3的另一端接第四电阻RST的一端，第四电阻RST的另一端接地时，可调电流产生电路产生死区时间，第四电阻RST的另一端接VDD时，可调电流产生电路产生交叠时间；

所述延时电路包括第三电容C3、第四电容C4、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4；第十PMOS管MP10的源极接VDD，其栅极接第二PMOS管MP2的栅极、第十三PMOS管M13的栅极；第九PMOS管MP9的源极接第十PMOS管MP10的漏极，第九PMOS管MP9的栅极接或非门NOR的输出端、第九NMOS管MN9的栅极、第十二PMOS管MP12的栅极、第十二NMOS管MN12的栅极；第九NMOS管MN9的漏极接第九PMOS管MP9的漏极、第三电容C3的一端、第十一PMOS管MP11的漏极、第十一NMOS管MN11的漏极并作为延时电路的第一输出端；第三电容C3的另一端接地；第十NMOS管MN10的漏极接第九NMOS管MN9的源极，第十NMOS管MN10的栅极接第三NMOS管MN3的栅极、第十三NMOS管MN13的栅极，第十NMOS管MN10的源极接地；第十一PMOS管MP11的源极接VDD，其栅极接第一与非门NAND1的输出端，第一与非门NAND1的一个输入端接第一反相器INV1的输出端，第一与非门NAND1的另一个输入端接或非门NOR的输出端，第一反相器INV1的输入端接输入信号；第十一NMOS管MN11的栅极接第二反相器INV2的输出端，第二反相器INV2的输入端接第二与非门NAND2的输出端，第十一NMOS管MN11的源极接地；第二与非门NAND2的一个输入端接第三反相器INV3的输出端，第二与非门NAND2的另一个输入端接输入信号，第三反相器的输入端接或非门NOR的输出端；第十三PMOS管MP13的源极接VDD，其漏极接第十二PMOS管MP12的源极；第十二NMOS管MN12的漏极接第十二PMOS管MP12的漏极、第四电容C4的一个输入端、第十四PMOS管MP13的漏极、第十四NMOS管MN14的漏极并作为延时电路的第二输出端；第四电容C4的另一端接地；第十三NMOS管MN13的漏极接第十二NMOS管MN12的源极，第十三NMOS管MN13的源极接地；第十四PMOS管MP14的源极接VDD，其栅极接第三与非门NAND3的输出端，第三与非门NAND3的一个输入端接第四反相器INV4的输出端，第三与非门NAND3的另一个输入端接或非门NOR的输出端，第四反相器INV4的输入端接输入信号的反相信号；第十四NMOS管MN14的源极接地，其栅极接第五反相器INV5的输出端，第五反相器INV5的输入端接第四与非门NAND4的输出端，第四与非门NAND4的一个输入端接第六反相器INV6的输出端，第四与非门NAND4的另一个输入端接输入信号的反相信号，第六反相器INV6的输入端接或非门NOR的输出端；

所述比较器包括第五电流源I5、第六电流源I6、第七电流源I7、第八电流源I8、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管MN20、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14；第五电流源I5的输入端接VDD，其输出端接第十五PMOS管MP15的源极和第十六PMOS管MP16的源极；第十五PMOS管MP15的栅极接延时电路的第一输出端，其漏极接第十五NMOS管MN15的漏极和栅极、第十六NMOS管MN16的栅极，第十五NMOS管MN15的源极和第十六NMOS管MN16的源极接地；第十六PMOS管MP16的栅极接VDD/2，其漏极接第十六NMOS管MN16的漏极、第十七NMOS管MN17的栅极，第十七NMOS管MN17的源极接地；第六电流源I6的输入端接VDD，其输出端接第七反相器INV7的输入端和第十七NMOS管MN17的漏极；第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10依次级联构成第一反相器链，第一反相器链的输出端输出输出信号；第七电流源I7的输入端接VDD，其输出端接第十七PMOS管MP17的源极和第十八PMOS管MP18的源极；第十七PMOS管MP17的栅极接延时电路的第二输出端，其漏极接第十八NMOS管MN18的漏极和栅极、第十九NMOS管MN19的栅极，第十八NMOS管MN18的源极和第十九NMOS管MN19的源极接地；第十八PMOS管MP18的栅极接VDD/2，其漏极接第十九NMOS管MN19的漏极和第二十NMOS管MN20的栅极，第二十NMOS管MN20的源极接地；第八电流源I8的输入端接VDD，其输出端接第十一反相器INV11的输入端和第二十NMOS管MN20的漏极；第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14依次级联构成第二反相器链，第二反相器链的输出端输出输出信号的反相信号。

本发明的优点是：固定死区或交叠时间下，开关电源在某些应用条件下效率较低或者功率管有穿通的风险。利用外接电阻调节死区或交叠时间的大小，可以使得开关电源在所有应用条件下的效率最高。此外，本发明实现了结构复用及电流自补偿技术，从而提升了电路利用率及实现精度。

附图说明

图1本发明提出的一种可调死区或交叠时间产生电路的具体电路图。

图2本发明提出的一种可调死区或交叠时间产生电路的关键波形。

注：名字以MP开头的晶体管为PMOS(P-Metal-Oxide-Semiconductor)管；名字以MN开头的晶体管为NMOS(N-Metal-Oxide-Semiconductor)管；名字以R开头的器件为电阻；名字以C开头的器件为电容，名字以I开头的器件为电流源，名字以INV开头为反向器，名字以NAND开头为与非门。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的阐述。

本发明提出的一种可调死区或交叠时间产生电路的具体结构图如图1所示。由3个部分组成，分别是可调电流产生电路、延时电路、比较器。R端连接V_DD，可产生死区时间；当R连接地，可产生交叠时间。具体可调电流产生电路包括：电阻R1、R2、R3、RST，电容C1、C2，PMOS管MP1-MP8，NMOS管MN1-MN8,运算放大器AMP，电流源I1、I2、I3、I4，或非门NOR。具体连接关系为：运放的负输入端接V_DD/2，正输入端连接MN2、MP3的源极和MN5、MP6的漏极，输出端连接MN1和MP1的栅极和漏极；MP1的源极与电流源I1和MN2的栅极相连，MN1的源极与电流源I2和MP3的栅极相连；MN2的漏极连接MP2的漏极；MP3的漏极连接MN3的漏极；MP2栅极与MP7、MP8栅极相连，MP2、MP7与MP8源极连接电源电压VDD，MP7漏极与栅漏短接的MN7的漏极相连，MP8漏极与电流源I3相连；MN3的栅极与MN4、MN8的栅极相连，MN3、MN4与MN8的源极连接地，MN4的漏极与栅漏短接的MP4的漏极相连，MN8的漏极与电流源I4相连；MN7的栅极与MN6的栅极相连，MN6与MN7的源极连接地，MN6的漏极与MN5的源极相连；MP4的栅极与MP5的栅极相连，MP4与MP5的源极连接电源VDD，MP5的漏极与MP6的源极相连；MP6与MN5的漏极相连，MP6与MN5的栅极相连；或非门NOR的两输入分别与MP8的漏极与MN8的漏极相连，输出与MP6的栅极相连；电阻R1的两端分别与MP2的栅极与漏极相连；电阻R2的两端分别与MN3的栅极和漏极相连；电阻R3一端与MN2的源极相连，另一端与外接电阻RST一端相连，外接电阻RST另一端连接电源VDD或地GND；电容C1上极板与电源电压VDD相连，下极板与MP2栅极相连；电容C2上极板与MP2栅极相连，下极板地相连。延时电路包括：电容C3和C4，PMOS管MP9-MP14，NMOS管MN9-MN14，反向器INV1-INV6，与非门NAND1-NAND4。具体连接关系为:MP9,MN9,MP11,MN11的漏极连接在一起，MN9与MP9的栅极连接在一起；MP9的源极连接MP10的漏极，MP10的源极连接电源电压VDD，MP10栅极连与MP2的栅极相连；MN9的源极连接MN10的漏极，MN10的源极连接地，MN10栅极连与MN3的栅极相连；MP11的源极与电源电压VDD相连，MP11的栅极与NAND1的输出相连，NAND1的两输入端分别与MP6栅极和INV1的输出端相连，INV1的输入端与输入信号IN相连；MN11的源极与地相连，MN11的栅极与INV2的输出端相连，INV2的输入端与NAND2的输出相连，NAND2的两输入端分别与输入信号IN和INV3的输出端相连，INV3的输入端连接MP6栅极；MP12,MN12,MP13,MN13的漏极连接在一起，MN12与MP12的栅极连接在一起；MP12的源极连接MP13的漏极，MP13的源极连接电源电压VDD，MP13栅极连与MP2的栅极相连；MN12的源极连接MN13的漏极，MN13的源极连接地，MN13栅极连与MN3的栅极相连；MP14的源极与电源电压VDD相连，MP14的栅极与NAND3的输出相连，NAND3的两输入端分别与MP6栅极和INV4的输出端相连，INV4的输入端与输入信号的反向信号IN_inv相连；MN14的源极与地相连，MN14的栅极与INV5的输出端相连，INV5的输入端与NAND4的输出相连，NAND4的两输入端分别与输入信号的反向信号IN_inv和INV6的输出端相连，INV6的输入端与MP6栅极相连。比较器包括：电流源I5-I8，PMOS管MP15-MP18，NMOS管MN15-MN20，反向器INV7-INV14。具体连接关系为：电流源I5与MP15、MP16源极相连；MP15栅极接MN9漏极；MP16栅极接VDD/2,；MN15栅漏短接且与MN16栅极和MP15漏极相连，MN15、MN16与MN17源极接地电位，MP16漏极、MN16漏极与MN17的栅极漏极相连，MN17漏极与电流源I5及INV7-INV10组成的反向器链的输入端相连；反向器链的输出端为输出信号OUT；电流源I7与MP17、MP18源极相连；MP17栅极接MN12漏极；MP18栅极接VDD/2；MN18栅漏短接且与MN19栅极和MP17漏极相连，MN18、MN19与MN20源极接地电位，MP18漏极、MN19漏极与MN20的栅极漏极相连，MN20漏极与电流源I8及INV11-INV14组成的反向器链的输入端相连；反向器链的输出端为输出信号的反向信号OUT_inv。

以产生死区时间为例，可调电流产生电路通过外接电阻的电阻值不同产生不同大小的电流，结合延时电路中的电容大小，确定输入信号及其反向信号上升沿的延时时间。可调电流产生电路中，电流源I1-I4大小相等。负反馈结构将运放的负输入端钳位在V_DD/2，因此，MN3流过的电流为

MP2的电流由I1、I2、MP1-MP3、MN1-MN3构成的跨导线性环决定。同时，RST的电阻值限定在10KΩ-100KΩ之间，以保证MP8漏极电流小于I3和MN8漏极电流大于I4。因此MP8与I3，MN8与I4构成的电流比较器使得S信号为1，将MN5打开，对MP2流过的电流进行自补偿。

在延时电路中，两个电路的器件尺寸完全相同。由于S信号为1，MN9导通，MP9和MN11关闭，MP11的栅极信号为输入信号IN。因此，对C3的充电电流为数字信号控制大电流，C3电容放电的电流为MN3的漏极电流。即可认为D1信号的上升沿斜率为无穷大，D1信号的下降沿斜率为V_DD/2·C₃·(RST+R₃)。同理，MN12导通，MP12和MN14关闭，而MP14的栅极信号为输入信号的反向信号IN_inv。D2信号的上升沿斜率为无穷大，D2信号的下降沿斜率为V_DD/2·C₄·(RST+R₃)。

比较器电路的翻转点设定为VDD/2,因此对于输入信号IN及其反向信号IN_inv，其上升沿延迟的时间即死区时间为

T＝C₃·RST+λ₁

其中常数项λ与R3以及比较器的输出信号翻高的时间有关。

交叠时间的产生原理与死区时间的产生原理类似，通过电容C3(C4)快速充电和缓慢放电，造成信号的下降沿延时，交叠时间可以表示为

T＝C₃·RST+λ₂

其中常数项λ与R3以及比较器的输出信号翻高的时间有关。

本发明提出的一种可调死区或交叠时间产生电路的关键波形如图2所示。

从图2中可以看出当R接VDD时，通过对C3和C4的大电流快速充电和特定电流缓慢充电，输入信号IN及其反向信号IN_inv的上升沿延时了一段时间，产生了死区时间；同样，当R接GND时，通过对C3和C4的特定电流缓慢充电和大电流快速充电，输入信号IN及其反向信号IN_inv的下降沿延时了一段时间，产生了交叠时间。死区或交叠时间大小可通过外接电阻RST调节，具有很好的适用性。

本发明的的关键点在利用外接电阻调节电流的大小和方向，对输入信号的上升沿或者下降沿产生延时，从而产生死区或交叠时间。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种可调死区或交叠时间产生电路，其特征在于，包括可调电流产生电路、延时电路和比较器，其中可调电流产生电路用于产生死区时间或交叠时间，为延时电路提供可调的充放电电流从而确定延时时间，比较器将经过延时电路的信号整形为方波信号，具体为：

所述可调电流产生电路包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻RST、第一电容C1、第二电容C2、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、运算放大器、第一电流源I1、第二电流源I2、第三电流源I3、第四电流源I4、或非门NOR；定义电源电压为VDD，运算放大器的正输入端接VDD/2，其负输入端接第二NMOS管MN2的源极、第三PMOS管MP3的源极、第三电阻R3的一端、第六PMOS管MP6的漏极和第五NMOS管MN5的漏极，运算放大器的输出端接第一PMOS管MP1的栅极和漏极、第一NMOS管MN1的栅极和漏极；第一PMOS管MP1的源极接第一电流源的输出端和第二NMOS管MN2的栅极，第一电流源的输入端接VDD；第一NMOS管MN1的漏极接第一PMOS管MP1的漏极，第一NMOS管MN1的源极接第二电流源的输入端和第三PMOS管MP3的栅极，第二电流源的输出端接地；第二PMOS管MP2的源极接VDD，其栅极接第一电容的一端、第一电阻的一端、第七PMOS管MP7的栅极、第八PMOS管MP8的栅极，第二PMOS管MP2的漏极接第二NMOS管MN2的漏极和第一电阻R1的另一端，第二电容C1的另一端接VDD；第三PMOS管MP3的漏极接第二电阻R2的一端和第三MMOS管MN3的漏极；第三NMOS管MN3的栅极接第二电阻R2的另一端、第二电容C2的一端和第四NMOS管MN4的栅极，第三NMOS管MN3的源极接地，第二电容C2的另一端接第八NMOS管MN8的栅极；第四PMOS管MP4的源极接VDD，其栅极与漏极互连并接第五PMOS管MP5的栅极、第四NMOS管MN4的漏极，第四NMOS管MN4的源极接地；第五PMOS管MP5的源极接VDD，其漏极接第六PMOS管MP6的源极；第六PMOS管MP6的栅极接第五NMOS管MN5的栅极、或非门NOR的输出端，第五NMOS管MN5的源极接第六NMOS管MN6的漏极；第六NMOS管MN6的栅极接第七NMOS管MN7的栅极和漏极、第七PMOS管MP7的漏极，第六NMOS管MN6的源极接地；第七PMOS管MP7的源极接电源，第七NMOS管MN7的源极接地；第八PMOS管MP8的源极接电源，其漏极接或非门NOR的一个输入端和第三电流源I3的输入端，第三电流源I3的输出端接地；第四电流源I4的输入端接VDD，其输出端接或非门NOR的另一个输入端和第八NMOS管MN8的漏极，第八NMOS管MN8的源极接地；第三电阻R3的另一端接第四电阻RST的一端，第四电阻RST的另一端接地时，可调电流产生电路产生死区时间，第四电阻RST的另一端接VDD时，可调电流产生电路产生交叠时间；

所述延时电路包括第三电容C3、第四电容C4、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第四与非门NAND4；第十PMOS管MP10的源极接VDD，其栅极接第二PMOS管MP2的栅极、第十三PMOS管M13的栅极；第九PMOS管MP9的源极接第十PMOS管MP10的漏极，第九PMOS管MP9的栅极接或非门NOR的输出端、第九NMOS管MN9的栅极、第十二PMOS管MP12的栅极、第十二NMOS管MN12的栅极；第九NMOS管MN9的漏极接第九PMOS管MP9的漏极、第三电容C3的一端、第十一PMOS管MP11的漏极、第十一NMOS管MN11的漏极并作为延时电路的第一输出端；第三电容C3的另一端接地；第十NMOS管MN10的漏极接第九NMOS管MN9的源极，第十NMOS管MN10的栅极接第三NMOS管MN3的栅极、第十三NMOS管MN13的栅极，第十NMOS管MN10的源极接地；第十一PMOS管MP11的源极接VDD，其栅极接第一与非门NAND1的输出端，第一与非门NAND1的一个输入端接第一反相器INV1的输出端，第一与非门NAND1的另一个输入端接或非门NOR的输出端，第一反相器INV1的输入端接输入信号；第十一NMOS管MN11的栅极接第二反相器INV2的输出端，第二反相器INV2的输入端接第二与非门NAND2的输出端，第十一NMOS管MN11的源极接地；第二与非门NAND2的一个输入端接第三反相器INV3的输出端，第二与非门NAND2的另一个输入端接输入信号，第三反相器的输入端接或非门NOR的输出端；第十三PMOS管MP13的源极接VDD，其漏极接第十二PMOS管MP12的源极；第十二NMOS管MN12的漏极接第十二PMOS管MP12的漏极、第四电容C4的一个输入端、第十四PMOS管MP13的漏极、第十四NMOS管MN14的漏极并作为延时电路的第二输出端；第四电容C4的另一端接地；第十三NMOS管MN13的漏极接第十二NMOS管MN12的源极，第十三NMOS管MN13的源极接地；第十四PMOS管MP14的源极接VDD，其栅极接第三与非门NAND3的输出端，第三与非门NAND3的一个输入端接第四反相器INV4的输出端，第三与非门NAND3的另一个输入端接或非门NOR的输出端，第四反相器INV4的输入端接输入信号的反相信号；第十四NMOS管MN14的源极接地，其栅极接第五反相器INV5的输出端，第五反相器INV5的输入端接第四与非门NAND4的输出端，第四与非门NAND4的一个输入端接第六反相器INV6的输出端，第四与非门NAND4的另一个输入端接输入信号的反相信号，第六反相器INV6的输入端接或非门NOR的输出端；

所述比较器包括第五电流源I5、第六电流源I6、第七电流源I7、第八电流源I8、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管MN20、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14；第五电流源I5的输入端接VDD，其输出端接第十五PMOS管MP15的源极和第十六PMOS管MP16的源极；第十五PMOS管MP15的栅极接延时电路的第一输出端，其漏极接第十五NMOS管MN15的漏极和栅极、第十六NMOS管MN16的栅极，第十五NMOS管MN15的源极和第十六NMOS管MN16的源极接地；第十六PMOS管MP16的栅极接VDD/2，其漏极接第十六NMOS管MN16的漏极、第十七NMOS管MN17的栅极，第十七NMOS管MN17的源极接地；第六电流源I6的输入端接VDD，其输出端接第七反相器INV7的输入端和第十七NMOS管MN17的漏极；第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10依次级联构成第一反相器链，第一反相器链的输出端输出输出信号；第七电流源I7的输入端接VDD，其输出端接第十七PMOS管MP17的源极和第十八PMOS管MP18的源极；第十七PMOS管MP17的栅极接延时电路的第二输出端，其漏极接第十八NMOS管MN18的漏极和栅极、第十九NMOS管MN19的栅极，第十八NMOS管MN18的源极和第十九NMOS管MN19的源极接地；第十八PMOS管MP18的栅极接VDD/2，其漏极接第十九NMOS管MN19的漏极和第二十NMOS管MN20的栅极，第二十NMOS管MN20的源极接地；第八电流源I8的输入端接VDD，其输出端接第十一反相器INV11的输入端和第二十NMOS管MN20的漏极；第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14依次级联构成第二反相器链，第二反相器链的输出端输出输出信号的反相信号。

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