CN111509973A - 一种减小输出电压纹波的电荷泵 - Google Patents

一种减小输出电压纹波的电荷泵 Download PDF

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Abstract

本发明涉及电荷泵技术领域，具体涉及一种减小输出电压纹波的电荷泵。本发明包括时钟信号产生单元、T1延时单元、控制信号产生单元、辅助时钟产生单元、多电平时钟驱动单元和PMOS电荷泵单元。本发明在传统PMOS交叉耦合结构的基础上，所有PMOS开关管均采用源极与衬底相接的结构，使体效应的影响达到最小。同时在电荷泵的最后一级引入多电平时钟驱动，使输出端MOS管的导通电阻在一个时钟周期内的大小发生变化，从而减小输出电压的纹波。该结构仅采用多电平时钟驱动，在减小输出纹波的同时，电荷泵的增益以及驱动能力亦不会受到影响。

Description

一种减小输出电压纹波的电荷泵
技术领域
本发明涉及电荷泵技术领域，具体涉及一种减小输出电压纹波的电荷泵。
背景技术
电荷泵电路作为片上电压转换器，使用电容作为储能元件，并通过开关将电荷泵向输出级以得到需要的电压。作为低功耗CMOS IC设计中的重要组成部分，电荷泵电路目前广泛应用于MEMS，非易失性存储器和LCD驱动器。此外，电荷泵也常用在低电源电压供电的开关电容电路之中，作为偏置驱动模拟电路。
最早的Dickson电荷泵结构存在泵浦效率低、可靠性差以及栅极氧化层过应力等问题，针对这些问题，人们又提出了一些基于Dickson电荷泵结构的改进结构。交错耦合式电荷泵结构提高了输出端电压增益同时提高了栅极氧化物的可靠性，是目前应用较为广泛的电荷泵结构。然而，在交叉耦合电荷泵的时钟转换期间会产生泄漏电流，从而导致泵效率降低和高纹波电压。且随着电荷泵级数的增加，输出电压的纹波增大，电荷泵的转换效率变低。
发明内容
针对现有技术的缺陷，本发明的目的在于提供由一种由多电平时钟驱动的PMOS交叉耦合式电荷泵结构，从改进控制时钟的思路出发，旨在降低电荷泵输出端的纹波但不会降低输出端的电压增益以及电荷泵的驱动能力。
为实现上述目的，本发明的技术方案是：一种减小输出电压纹波的电荷泵，其特征在于，包括、控制信号产生单元、辅助时钟产生单元、多电平时钟驱动单元、PMOS电荷泵单元，
所述控制信号产生单元的输入信号为T1延时单元的输出CLKC，控制信号产生单元产生四个控制信号Q1、Q2、A1和A2，所得控制信号Q1、Q2、A1和A2用于驱动多电平时钟驱动单元5；
所述辅助时钟产生单元的输入信号为时钟控制信号CLK及T1延时单元的输出CLKC，辅助时钟产生单元产生一对幅值为2VDD辅助时钟信号CLKH1、辅助时钟信号CLKH2；
所述多电平时钟驱动单元产生两个多电平时钟信号CLK1、CLK2，CLK1、CLK2具有低电平0、中间电平VL、高电平VDD三个电平；
所述PMOS电荷泵单元由两个电荷泵级联，其输入信号为电源电压VDD，所述两级PMOS电荷泵用于将所述电源电压VDD泵升，从而产生电荷泵电路的输出电压Vout，其中第一级电荷泵由所述辅助时钟信号CLKH1、CLKH2与时钟控制信号CLK及其异相时钟信号CLKB共同控制；第二级电荷泵由所述多电平时钟信号CLK1、CLK2与时钟控制信号CLK及其异相时钟信号CLKB共同控制。
具体的，所述控制信号产生单元用于产生所述四个控制信号Q1、Q2、A1和A2，包括第一反相器(INV1)、第二反相器(INV2)、第一与门(AND1)、第二与门(AND2)、第三与门(AND3)、第四与门(AND4)，
第一反相器(INV1)的输入端与第一与门(AND1)的第一输入端、第三与门(AND3)的第一输入端连接所述时钟控制信号(CLK),输出端连接第二与门(AND2)的第一输入端、第四与门(AND4)的第二输入端；
第二反相器(INV2)的输入端与第一与门(AND1)的第二输入端、第四与门(AND4)的第一输入端连接所述时钟控制信号(CLKC)，输出端连接第二与门(AND2)的第二输入端、第三与门(AND3)的第二输入端；
第一与门输出所述控制信号(Q1)，第二与门输出所述控制信号(Q2)，第三与门输出所述控制信号(A1)，第四与门输出所述控制信号(A2)；
具体的，所述辅助时钟产生单元包括第一辅助电容(Ch1)、第二辅助电容(Ch2)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第一NMOS管(MN1)、第二NMOS管(MN2)，
第一PMOS管(MP1)的栅极连接第二PMOS管(MP2)、第一NMOS管(MN1)的漏极并输出所述辅助时钟信号(CLKH1)，其漏极连接电源电压(VDD)，其源极与衬底相连并与第二PMOS管(MP2)的源极和衬底相连，同时其源极通过一个小的电容(Ch1)连接所述时钟控制信号(CLK)；
第一NMOS管(MN1)栅极连接第二PMOS管(MP2)的栅极与所述时钟控制信号(CLKB)，其漏极连接第二PMOS管(MP2)的漏极、第一PMOS(MP1)的栅极并输出所述辅助时钟信号(CLKH1)，其源极与衬底相连同时连接电源地(GND)；
第二NMOS管(MN2)栅极连接第四PMOS管(MP4)的栅极与所述时钟控制信号(CLK)，其漏极连接第四PMOS管(MP4)的漏极、第三PMOS(MP3)的栅极并输出所述辅助时钟信号(CLKH2)，其源极与衬底相连并连接至电源地(GND)；
第三PMOS管(MP3)的栅极连接第四PMOS管(MP4)、第二NMOS管(MN2)的漏极并输出所述辅助时钟信号(CLKH2)，其漏极连接电源电压(VDD)，其源极与衬底相连并与第四PMOS管(MP4)的源极和衬底相连，同时其源极通过一个小的电容(Ch2)连接输入时钟控制信号(CLKB)；
具体的，所述多电平时钟驱动单元包括第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第五PMOS管(MP5)、第六NMOS管(MN6)、第六PMOS管(MP6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第一辅助电容(Cs1)、第二辅助电容(Cs2)，第三辅助电容(Cs3)、第四辅助电容(Cs4)，
第三NMOS管(MN3)的栅极连接控制信号产生单元(3)输出的控制信号(Q1)，其漏极通过第一辅助电容(Cs1)连接到地(GND)并与第四NMOS管(MN4)的源极相连，其源极与地(GND)相连；
第四NMOS管(MN4)的栅极连接控制信号产生单元(3)输出的控制信号(A2)，其漏极连接第二辅助电容(Cs2)到地(GND)同时连接第五PMOS管(MP5)的源极、第五NMOS管(MN5)的漏极并输出所述多电平时钟驱动信号(CLK1)，其源极与第三NMOS管(MN3)的漏极相连；
第五PMOS管(MP5)的栅极连接所述时钟控制信号(CLKB)，其漏极连接电源电压(VDD)，其源极连接第四NMOS管(MN4)的漏极并通过第二辅助电容(Cs2)到地(GND)同时输出所述多电平时钟驱动信号(CLK1)；
第五NMOS管(MN5)的栅极连接所述控制信号(Q2)，其漏极连接第四NMOS管(MN4)的漏极、第五PMOS管(MP5)的源极同时连接第二辅助电容(Cs2)到地(GND)并输出所述多电平时钟驱动信号(CLK1)；
第六NMOS管(MN6)的栅极连接所述控制信号(Q2)，其漏极通过第三辅助电容(Cs3)连接到地(GND)并与第七NMOS管(MN7)的源极相连，其源极与地(GND)相连；
第六PMOS管(MP6)栅极连接所述时钟控制信号(CLK)，其漏极连接电源电压(VDD)，其源极连接第七NMOS管(MN7)的漏极同时连接第四辅助电容(Cs4)到地(GND)并输出所述多电平时钟驱动信号(CLK2)；
第七NMOS管(MN7)的栅极连接所述控制信号(A1)，其源极与第六NMOS管(MN6)的漏极相连，其漏极连接第四辅助电容(Cs4)到地(GND)同时连接第六PMOS管(MP6)的源极、第八NMOS管(MN8)的漏极并输出所述多电平时钟驱动信号(CLK2)；
第八NMOS管(MN8)的栅极连接所述控制信号(Q1)，其漏极连接第七NMOS管(MN7)的漏极、第六PMOS管(MP6)的源极同时连接第四辅助电容(Cs4)到地(GND)并输出所述多电平时钟驱动信号(CLK2)；
具体的，所述PMOS电荷泵单元包括第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一辅助电容(Ca1)、第二辅助电容(Ca2)、第三辅助电容(Ca3)、第四辅助电容(Ca4)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十七PMOS管(MP17)，第十八PMOS管(MP18)，
第一电容(C1)的一端连接所述时钟控制信号(CLKB)，另一端连接第七PMOS管(MP7)的源极和衬底、第八PMOS管(MP8)的漏极、第九PMOS管(MP9)的源极和衬底、第十一PMOS管(MP11)的栅极；
第二电容(C2)的一端连接所述多电平时钟控制信号(CLK1)，另一端连接第十三PMOS管(MP13)的源极和衬底、第十四PMOS管(MP14)的漏极、第十五PMOS管(MP15)的源极和衬底以及第十七PMOS管(MP17)的栅极；
第三电容(C3)的一端连接所述时钟控制信号(CLK)，另一端连接第八PMOS管(MP8)的栅极、第十PMOS管(MP10)的源极和衬底、第十一PMOS管(MP11)的漏极以及第十二PMOS管(MP12)的源极和衬底；
第四电容(C4)的一端连接所述多电平时钟控制信号(CLK2)，另一端连接第十四PMOS管(MP14)的栅极、第十六PMOS管(MP16)的源极和衬底、第十七PMOS管(MP17)的漏极以及第十八PMOS管(MP18)的源极和衬底；
第一辅助电容(Ca1)的一端连接所述辅助时钟信号(CLKH2)，另一端连接第七PMOS管(MP7)的栅极、第九PMOS管(MP9)的漏极；
第二辅助电容(Ca2)的一端连接所述辅助时钟信号(CLKH1)，另一端连接第十三PMOS管(MP13)的栅极、第十五PMOS管(MP15)的漏极；
第三辅助电容(Ca3)的一端连接所述辅助时钟信号(CLKH1)，另一端连接第十PMOS管(MP10)的栅极、第十二PMOS管(MP12)的漏极；
第四辅助电容(Ca4)的一端连接所述辅助时钟信号(CLKH2)，另一端连接第十六PMOS管(MP16)的栅极、第十八PMOS管(MP18)的漏极；
第七PMOS管以及第十PMOS管的漏极、第九PMOS管以及第十二PMOS管的栅极与电源电压(VDD)相接；
第八PMOS管(MP8)的源极与衬底、第十一PMOS管(MP11)的源极与衬底、连接第十三PMOS管(MP13)以及第十六PMOS管(MP16)的漏极、第十五PMOS管(MP15)和第十八PMOS管(MP18)的栅极；
第十四PMOS管(MP14)的源极、衬底以及第十七PMOS管(MP17)的源极、衬底相连并输出电荷泵的泵浦电压(Vout)；
具体的，所述时钟控制信号CLK、CLKB由时钟信号产生单元产生，所述时钟信号产生单元1由环形振荡器，其电源电压为高电平VDD；
具体的，所述时钟控制信号CLKC由T1延时单元产生。所述T1延时单元可以通过反相器两端连接电流源来实现，片外调节电流源大小以控制电容负载的充电速率调节延时时间长度。
通过本发明所构思的以上技术方案，与现有技术相比，能够取得以下有益效果：本发明采用PMOS管组成电荷泵，所有晶体管的源极与衬底连接在一起使体效应的影响达到最小，经验证，无需特殊制程所有PMOS管的阈值电压最多可减小25％；本发明基于0.25μmCMOS标准工艺,考虑器件的导通电阻对电荷泵电路的影响，针对电荷泵最后一级，采用多电平时钟驱动单元控制电荷泵输出端的导通电阻的值，减小了纹波。已验证在输入电压为2.5V时，输出端纹波大约可减少30％。并且在输出端电压增益不受影响的情况下，设置时钟控制信号频率为10MHz，时间间隔T1为1/5T，T为时钟控制信号CLK的周期，中间电平VL为输入电压的1/6时，输出纹波减少的效果最佳，大约可减少33.3％，从而提高了电荷泵输出的精确度。
附图说明
图1为本发明实施例提供的一种由多电平时钟信号控制的PMOS电荷泵电路的整体结构示意图。
图2为控制信号产生单元的电路图。
图3为本发明提出的一种基于多电平时钟控制的PMOS电荷泵电路在实施例中产生的多电平时钟波形图以及时钟驱动波形。
图4辅助时钟信号产生单元。
图5多电平时钟产生单元的电路图。
图6PMOS电荷泵单元的电路图。
附图标记说明：时钟信号产生单元1、T1延时单元2、控制信号产生单元3、辅助时钟产生单元4、多电平时钟驱动单元5、PMOS电荷泵单元6。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案。
本发明提出的一种电荷泵电路，基于多电平时钟控制的PMOS电荷泵，利用两对异相时钟信号分别控制两个一级电荷泵，其中最后一级电荷泵采用多电平时钟来驱动PMOS开关管，控制器件在一个周期内的导通电阻的大小，从而减小输出端的纹波，提高电荷泵充电的精确度且电荷泵的其他参数几乎不会受到影响。
如图1所示是本发明提出的电荷泵结构的整体框图，包括时钟信号产生单元1、T1延时单元2、控制信号产生单元3、辅助时钟产生单元4、多电平时钟驱动单元5、PMOS电荷泵单元6，时钟信号产生单元1的输入为电源电压VDD，用于产生一对异相时钟信号CLK、CLKB，作为第一级电荷泵的驱动以及T1延时单元2的输入信号；T1延时单元2对时钟信号产生单元1产生的信号CLK、CLKB做了时间间隔为T1的延迟后得到CLKC、CLKCB；控制信号产生单元3控制信号为T1延时单元2的输出信号CLKC，用于产生所述四个控制信号Q1、Q2、A1和A2，用于驱动多电平时钟驱动单元5；辅助时钟产生单元4控制信号为时钟控制信号CLK及T1延时单元2的输出信号CLKC，用于产生所述的一对幅值为2VDD异相辅助时钟信号CLKH1、辅助时钟信号CLKH2，作用于第一级电荷泵，辅助电荷传输；多电平时钟驱动单元5的输入为控制信号Q1、Q2、A1和A2，用于产生多电平时钟信号CLK1、CLK2，作用于第二级电荷泵，控制输出端纹波。CLK1、CLK2具有低电平0、中压电平VL、高电平VDD三个电平；PMOS电荷泵单元6为两级电荷泵，其输入电压为电源电压VDD，两个一级PMOS电荷泵用于将所述电源电压VDD泵升，从而产生所述电荷泵电路的输出电压Vout。其中第一级电荷泵由所述辅助时钟信号CLKH1、辅助时钟信号CLKH2与时钟控制信号CLK及其异相时钟信号CLKB共同控制，第二级电荷泵由所述多电平时钟信号CLK1、CLK2与时钟控制信号CLK及其异相时钟信号CLKB共同控制，以上时钟信号将高电平VDD泵升，产生电荷泵电路的输出电压Vout。
一些实施例中还包括一个时钟信号产生单元1用来产生时钟控制信号CLK、CLKB，时钟信号产生单元1可以为环形振荡器，其电源电压为高电平VDD；包括一个T1延时单元2用来产生时钟控制信号CLKC、CLKCB。T1延时单元2可以通过反相器两端连接电流源来实现，片外调节电流源大小以控制电容负载的充电速率调节延时时间长度。
控制信号Q1、Q2、A1和A2由控制信号产生单元3产生，如图2中给出了一种控制信号产生单元3的电路实现结构，本实施例中控制信号产生单元3由四个与门结构得到，包括第一反相器(INV1)、第二反相器(INV2)、第一与门(AND1)、第二与门(AND2)、第三与门(AND3)、第四与门(AND4)，第一反相器(INV1)的输入端与第一与门(AND1)的第一输入端、第三与门(AND3)的第一输入端连接所述时钟控制信号(CLK),输出端连接第二与门(AND2)的第一输入端、第四与门(AND4)的第二输入端；第二反相器(INV2)的输入端与第一与门(AND1)的第二输入端、第四与门(AND4)的第一输入端连接所述时钟控制信号(CLKC)，输出端连接第二与门(AND2)的第二输入端、第三与门(AND3)的第二输入端；第一与门输出所述控制信号(Q1)，第二与门输出所述控制信号(Q2)，第三与门输出所述控制信号(A1)，第四与门输出所述控制信号(A2)；所得四个控制信号Q1、Q2、A1和A2均为时钟脉冲波形，Q2相比于Q1在时间上有一定延迟T1与T1延迟单元2的延迟时间一致，A2相比于A1在时间上延迟T/2-T1，此处T为时钟控制信号CLK的周期。控制信号Q1、Q2、A1和A2作为多电平时钟驱动单元5的输入，与CLK、CLKB一起控制多电平时钟信号CLK1、CLK2的产生。
辅助时钟产生单元4用于产生一对异相辅助时钟信号CLKH1、CLKH2，如图4给出了辅助时钟产生单元4的内部结构，主要由一对时钟控制信号CLK、CLKB以及一对电平移位器构成，包括第一PMOS管(MP1)的栅极连接第二PMOS管(MP2)、第一NMOS管(MN1)的漏极并输出所述辅助时钟信号(CLKH1)，其漏极连接电源电压(VDD)，其源极与衬底相连并与第二PMOS管(MP2)的源极和衬底相连，同时其源极通过一个小的电容(Ch1)连接所述时钟控制信号(CLK)；第一NMOS管(MN1)栅极连接第二PMOS管(MP2)的栅极与所述时钟控制信号(CLKB)，其漏极连接第二PMOS管(MP2)的漏极、第一PMOS(MP1)的栅极并输出所述辅助时钟信号(CLKH1)，其源极与衬底相连同时连接电源地(GND)。如图4所示，第二NMOS管(MN2)栅极连接第四PMOS管(MP4)的栅极与所述时钟控制信号(CLK)，其漏极连接第四PMOS管(MP4)的漏极、第三PMOS管(MP3)的栅极并输出所述辅助时钟信号(CLKH2)，其源极与衬底相连并连接至电源地(GND)；第三PMOS管(MP3)的栅极连接第四PMOS管(MP4)、第二NMOS管(MN2)的漏极并输出所述辅助时钟信号(CLKH2)，其漏极连接电源电压(VDD)，其源极与衬底相连并与第四PMOS管(MP4)的源极和衬底相连，同时其源极通过一个小的电容(Ch2)连接输入时钟控制信号(CLKB)；产生的一对异相辅助时钟信号CLKH1、CLKH2主要用于提高PMOS电荷泵5中晶体管MP21、MP27、MP24和MP30的过驱动电压，以帮助电荷的传输。
控制信号产生单元3的输出Q1、Q2、A1和A2经过多电平时钟驱动单元5后产生所需的多电平时钟信号CLK1、CLK2，如图5所示给出了多电平时钟驱动单元5的电路实现结构，由四个片上小电容和八个晶体管组成，包括第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第五PMOS管(MP5)、第六NMOS管(MN6)、第六PMOS管(MP6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第一辅助电容(Cs1)、第二辅助电容(Cs2)，第三辅助电容(Cs3)、第四辅助电容(Cs4)，第三NMOS管(MN3)的栅极连接控制信号产生单元(3)输出的控制信号(Q1)，其漏极通过第一辅助电容(Cs1)连接到地(GND)并与第四NMOS管(MN4)的源极相连，其源极与地(GND)相连；第四NMOS管(MN4)的栅极连接控制信号产生单元(3)输出的控制信号(A2)，其漏极连接第二辅助电容(Cs2)到地(GND)同时连接第五PMOS管(MP5)的源极、第五NMOS管(MN5)的漏极并输出所述多电平时钟驱动信号(CLK1)，其源极与第三NMOS管(MN3)的漏极相连；第五PMOS管(MP5)的栅极连接所述时钟控制信号(CLKB)，其漏极连接电源电压(VDD)，其源极连接第四NMOS管(MN4)的漏极并通过第二辅助电容(Cs2)到地(GND)同时输出所述多电平时钟驱动信号(CLK1)；第五NMOS管(MN5)的栅极连接所述控制信号(Q2)，其漏极连接第四NMOS管(MN4)的漏极、第五PMOS管(MP5)的源极同时连接第二辅助电容(Cs2)到地(GND)并输出所述多电平时钟驱动信号(CLK1)；第六NMOS管(MN6)的栅极连接所述控制信号(Q2)，其漏极通过第三辅助电容(Cs3)连接到地(GND)并与第七NMOS管(MN7)的源极相连，其源极与地(GND)相连；第六PMOS管(MP6)栅极连接所述时钟控制信号(CLK)，其漏极连接电源电压(VDD)，其源极连接第七NMOS管(MN7)的漏极同时连接第四辅助电容(Cs4)到地(GND)并输出所述多电平时钟驱动信号(CLK2)；第七NMOS管(MN7)的栅极连接所述控制信号(A1)，其源极与第六NMOS管(MN6)的漏极相连，其漏极连接第四辅助电容(Cs4)到地(GND)同时连接第六PMOS管(MP6)的源极、第八NMOS管(MN8)的漏极并输出所述多电平时钟驱动信号(CLK2)；第八NMOS管(MN8)的栅极连接所述控制信号(Q1)，其漏极连接第七NMOS管(MN7)的漏极、第六PMOS管(MP6)的源极同时连接第四辅助电容(Cs4)到地(GND)并输出所述多电平时钟驱动信号(CLK2)；
如图3所示是本实施例中多电平时钟驱动单元5输出的两个相位差为180°的时钟CLK1、CLK2的示意图，在设计时，取电容CS1的大小与电容CS3的大小相等，电容CS2的值等于电容CS4。中间电平VL的大小为：
Figure BDA0002493348230000081
其中VDD为输入电源电压，CS1、CS2为辅助电容。由于MOS管的导通电阻
Figure BDA0002493348230000082
Vov＝|VGS|-|VT|
其中μ为载流子的迁移率，Cox为单位面积的栅氧化层电容，W/L为MOS管的宽长比，Vov为过驱动电压。因多电平时钟仅仅作用于电荷泵的最后一级，在中间电平VL的维持时间间隔T1内，将使得在此期间电荷泵输出端的两个晶体管MP14、MP17的过驱动电压Vov减小，MP14、MP17的导通电阻Ron将增大。由于本发明只在一定的时间间隔T1通过中间电平VL的大小改变MOS器件的过驱动电压从而增大器件的导通电阻，而保持其他间隔内MOS管的导通电阻不变，因此在减小输出端的纹波电压的同时并不会影响电荷泵的其他参数。
PMOS电荷泵单元6由两个一级的电荷泵级联，单级电荷泵由一对异相时钟信号和一对异相辅助时钟信号控制。如图6所示给出了一种电荷泵单元6的电路实现结构，本实施例中时钟控制信号CLK和时钟控制信号CLKB分别通过第一级电荷泵中的第一电容C1和第三电容C3控制第一级电荷泵充放电，多电平时钟控制信号CLK1和CLK2分别通过第二级电荷泵中的第二电容C2和第四电容C4控制第二级电荷泵充放电，从而控制电荷泵单元6将其电源电压VDD泵升产生输出电压Vout，本实施例中的PMOS电荷泵单元6包括第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一辅助电容(Ca1)、第二辅助电容(Ca2)、第三辅助电容(Ca3)、第四辅助电容(Ca4)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十七PMOS管(MP17)、第十八PMOS管(MP18)，第一电容(C1)的一端连接所述时钟控制信号(CLKB)，另一端连接第七PMOS管(MP7)的源极和衬底、第八PMOS管(MP8)的漏极、第九PMOS管(MP9)的源极和衬底、第十一PMOS管(MP11)的栅极；第二电容(C2)的一端连接所述多电平时钟控制信号(CLK1)，另一端连接第十三PMOS管(MP13)的源极和衬底、第十四PMOS管(MP14)的漏极、第十五PMOS管(MP15)的源极和衬底以及第十七PMOS管(MP17)的栅极；第三电容(C3)的一端连接所述时钟控制信号(CLK)，另一端连接第八PMOS管(MP8)的栅极、第十PMOS管(MP10)的源极和衬底、第十一PMOS管(MP11)的漏极以及第十二PMOS管(MP12)的源极和衬底；第四电容(C4)的一端连接所述多电平时钟控制信号(CLK2)，另一端连接第十四PMOS管(MP14)的栅极、第十六PMOS管(MP16)的源极和衬底、第十七PMOS管(MP17)的漏极以及第十八PMOS管(MP18)的源极和衬底；第一辅助电容(Ca1)的一端连接所述辅助时钟信号(CLKH2)，另一端连接第七PMOS管(MP7)的栅极、第九PMOS管(MP9)的漏极；第二辅助电容(Ca2)的一端连接所述辅助时钟信号(CLKH1)，另一端连接第十三PMOS管(MP13)的栅极、第十五PMOS管(MP15)的漏极；第三辅助电容(Ca3)的一端连接所述辅助时钟信号(CLKH1)，另一端连接第十PMOS管(MP10)的栅极、第十二PMOS管(MP12)的漏极；第四辅助电容(Ca4)的一端连接所述辅助时钟信号(CLKH2)，另一端连接第十六PMOS管(MP16)的栅极、第十八PMOS管(MP18)的漏极；第七PMOS管以及第十PMOS管的漏极、第九PMOS管以及第十二PMOS管的栅极与电源电压(VDD)相接；第八PMOS管(MP8)的源极与衬底、第十一PMOS管(MP11)的源极与衬底、连接第十三PMOS管(MP13)以及第十六PMOS管(MP16)的漏极、第十五PMOS管(MP15)和第十八PMOS管(MP18)的栅极；第十四PMOS管(MP14)的源极、衬底以及第十七PMOS管(MP17)的源极、衬底相连并输出电荷泵的泵浦电压(Vout)；所有PMOS晶体管采用源极与衬底相接的方式最小化体效应的影响，所述PMOS电荷泵主要由图3中4个时钟信号CLK、CLKB、CLK1、CLK2交替控制。电荷泵有上下两个分支，它们交替地将输出电流IO提供给输出端。当CLKB为低电平，图2中的晶体管MP7、MP11、MP16、MP14导通，其余晶体管截止，分别将电荷从VDD传输到C1，从C3传输到C4，从C2传输到CO；当CLKB为高电平，晶体管的开关状态相反，MP7、MP11、MP16、MP14截止，MP10、MP8、MP13、MP17导通，通过CO传输电荷至Vout。在不考虑器件的导通电阻以及任何寄生参数时，可以得到输出纹波为：
Figure BDA0002493348230000101
从电荷泵输出端的纹波模型出发，考虑晶体管的导通电阻Ron，则可以得到输出纹波的瞬时值：
Figure BDA0002493348230000102
其中CP为泵浦电容，CO为输出端滤波电容，Ron为晶体管的导通电阻平均值，T为时钟控制信号的周期，IO为输出电流,t为瞬时时刻。可以发现，在CP、CO、T、IO给定的情况下，输出纹波的大小主要由Ron控制，当Ron增大，输出电压纹波相应减小，但是随着导通电阻增大，泵浦电容CP中的电荷将不会完全的转移至输出端，这意味着电荷泵的泵浦效率将会减小。本发明通过在输出端引入多电平时钟控制信号，仅在时间间隔T1内，使输出端两个晶体管MP14、MP17的导通电阻增大，从而使得一个周期T内，导通电阻Ron仅在T1期间大于其他时刻，从而使得在输出纹波得到控制的情况下电荷泵的增益以及电流驱动能力不会受到影响。
综上，本发明设计了一种电荷泵结构，时钟信号产生单元1产生一对异相时钟信号CLK、CLKB，作为第一级电荷泵的驱动。T1延时单元2对时钟信号产生单元产生的信号CLK、CLKB做了时间间隔为T1的延迟得到CLKC、CLKCB，并与之一同在控制信号产生单元3的控制下，通过逻辑与运算得到4个控制信号Q1、Q2、A1和A2，作为多电平时钟驱动单元5的输入。辅助时钟信号产生单元4用以产生一对幅值为2VDD异相时钟信号CLKH1和CLKH2，辅助电荷传输。多电平时钟驱动单元5的输出CLK1、CLK2为第二级电荷泵电路提供驱动。PMOS电荷泵单元6由两个一级电荷泵级联，构成电荷泵的PMOS管通过时钟信号产生单元1的输出CLK、CLKB和多电平时钟驱动单元5的输出CLK1、CLK2交替控制，得到纹波较小的输出电压Vout。电荷泵所有晶体管均采用源极与衬底相接的接法最小化体效应的影响，提高了电荷泵的充电效率；另外从PMOS电荷泵输出端的纹波模型出发考虑器件导通电阻的影响，为了减小纹波亦不影响电荷泵的其他指标，采用多电平时钟驱动单元驱动电荷泵的末级，在不影响电荷泵其他参数的情况下，控制输出端晶体管的导通电阻在一个周期内的大小，从而达到目的。
可以理解的是，以上所述仅为本发明的较佳实施例而已，本发明不限于上文示出的精确配置和组件。在不脱离权利要求书的保护范围基础上，可以对上文所述方法和结构的步骤顺序、细节及操作做出各种修改和优化。

Claims (7)

1.一种减小输出电压纹波的电荷泵，其特征在于，包括控制信号产生单元(3)、辅助时钟产生单元(4)、多电平时钟驱动单元(5)、PMOS电荷泵单元(6)，
所述控制信号产生单元(3)的输入信号为T1延时单元(2)的输出CLKC，控制信号产生单元(3)产生四个控制信号Q1、Q2、A1和A2，产生的控制信号Q1、Q2、A1和A2用于驱动多电平时钟驱动单元(5)；
所述辅助时钟产生单元(4)的输入信号为时钟控制信号CLK及T1延时单元(2)的输出CLKC，辅助时钟产生单元(4)产生一对幅值为2VDD辅助时钟信号CLKH1、辅助时钟信号CLKH2；
所述多电平时钟驱动单元(5)产生两个多电平时钟信号CLK1、CLK2，CLK1、CLK2具有低电平0、中间电平VL、高电平VDD三个电平；
所述PMOS电荷泵单元(6)由两个电荷泵级联，其输入信号为电源电压VDD，所述两级PMOS电荷泵用于将所述电源电压VDD泵升，从而产生电荷泵电路的输出电压Vout，其中第一级电荷泵由所述辅助时钟信号CLKH1、CLKH2与时钟控制信号CLK及其异相时钟信号CLKB共同控制；第二级电荷泵由所述多电平时钟信号CLK1、CLK2与时钟控制信号CLK及其异相时钟信号CLKB共同控制。
2.根据权利要求1所述的一种减小输出电压纹波的电荷泵，其特征在于，所述控制信号产生单元(3)包括第一反相器(INV1)、第二反相器(INV2)、第一与门(AND1)、第二与门(AND2)、第三与门(AND3)、第四与门(AND4)，
第一反相器(INV1)的输入端与第一与门(AND1)的第一输入端、第三与门(AND3)的第一输入端连接所述时钟控制信号(CLK),输出端连接第二与门(AND2)的第一输入端、第四与门(AND4)的第二输入端；
第二反相器(INV2)的输入端与第一与门(AND1)的第二输入端、第四与门(AND4)的第一输入端连接所述时钟控制信号(CLKC)，输出端连接第二与门(AND2)的第二输入端、第三与门(AND3)的第二输入端；
第一与门输出所述控制信号(Q1)，第二与门输出所述控制信号(Q2)，第三与门输出所述控制信号(A1)，第四与门输出所述控制信号(A2)。
3.根据权利要求1所述的一种减小输出电压纹波的电荷泵，其特征在于，所述辅助时钟产生单元(4)包括第一辅助电容(Ch1)、第二辅助电容(Ch2)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第一NMOS管(MN1)、第二NMOS管(MN2)，
第一PMOS管(MP1)的栅极连接第二PMOS管(MP2)、第一NMOS管(MN1)的漏极并输出所述辅助时钟信号(CLKH1)，其漏极连接电源电压(VDD)，其源极与衬底相连并与第二PMOS管(MP2)的源极和衬底相连，同时其源极通过一个小的电容(Ch1)连接所述时钟控制信号(CLK)；
第一NMOS管(MN1)栅极连接第二PMOS管(MP2)的栅极与所述时钟控制信号(CLKB)，其漏极连接第二PMOS管(MP2)的漏极、第一PMOS(MP1)的栅极并输出所述辅助时钟信号(CLKH1)，其源极与衬底相连同时连接电源地(GND)；
第二NMOS管(MN2)栅极连接第四PMOS管(MP4)的栅极与所述时钟控制信号(CLK)，其漏极连接第四PMOS管(MP4)的漏极、第三PMOS(MP3)的栅极并输出所述辅助时钟信号(CLKH2)，其源极与衬底相连并连接至电源地(GND)；
第三PMOS管(MP3)的栅极连接第四PMOS管(MP4)、第二NMOS管(MN2)的漏极并输出所述辅助时钟信号(CLKH2)，其漏极连接电源电压(VDD)，其源极与衬底相连并与第四PMOS管(MP4)的源极和衬底相连，同时其源极通过一个小的电容(Ch2)连接输入时钟控制信号(CLKB)。
4.根据权利要求1所述的一种减小输出电压纹波的电荷泵，其特征在于，所述多电平时钟驱动单元(5)包括第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第五PMOS管(MP5)、第六NMOS管(MN6)、第六PMOS管(MP6)、第七NMOS管(MN7)、第八NMOS管(MN8)、第一辅助电容(Cs1)、第二辅助电容(Cs2)，第三辅助电容(Cs3)、第四辅助电容(Cs4)，
第三NMOS管(MN3)的栅极连接控制信号产生单元(3)输出的控制信号(Q1)，其漏极通过第一辅助电容(Cs1)连接到地(GND)并与第四NMOS管(MN4)的源极相连，其源极与地(GND)相连；
第四NMOS管(MN4)的栅极连接控制信号产生单元(3)输出的控制信号(A2)，其漏极连接第二辅助电容(Cs2)到地(GND)同时连接第五PMOS管(MP5)的源极、第五NMOS管(MN5)的漏极并输出所述多电平时钟驱动信号(CLK1)，其源极与第三NMOS管(MN3)的漏极相连；
第五PMOS管(MP5)的栅极连接所述时钟控制信号(CLKB)，其漏极连接电源电压(VDD)，其源极连接第四NMOS管(MN4)的漏极并通过第二辅助电容(Cs2)到地(GND)同时输出所述多电平时钟驱动信号(CLK1)；
第五NMOS管(MN5)的栅极连接所述控制信号(Q2)，其漏极连接第四NMOS管(MN4)的漏极、第五PMOS管(MP5)的源极同时连接第二辅助电容(Cs2)到地(GND)并输出所述多电平时钟驱动信号(CLK1)；
第六NMOS管(MN6)的栅极连接所述控制信号(Q2)，其漏极通过第三辅助电容(Cs3)连接到地(GND)并与第七NMOS管(MN7)的源极相连，其源极与地(GND)相连；
第六PMOS管(MP6)栅极连接所述时钟控制信号(CLK)，其漏极连接电源电压(VDD)，其源极连接第七NMOS管(MN7)的漏极同时连接第四辅助电容(Cs4)到地(GND)并输出所述多电平时钟驱动信号(CLK2)；
第七NMOS管(MN7)的栅极连接所述控制信号(A1)(下标)，其源极与第六NMOS管(MN6)的漏极相连，其漏极连接第四辅助电容(Cs4)到地(GND)同时连接第六PMOS管(MP6)的源极、第八NMOS管(MN8)的漏极并输出所述多电平时钟驱动信号(CLK2)；
第八NMOS管(MN8)的栅极连接所述控制信号(Q1)，其漏极连接第七NMOS管(MN7)的漏极、第六PMOS管(MP6)的源极同时连接第四辅助电容(Cs4)到地(GND)并输出所述多电平时钟驱动信号(CLK2)。
5.根据权利要求1所述的一种减小输出电压纹波的电荷泵，其特征在于，所述PMOS电荷泵单元(6)包括第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一辅助电容(Ca1)、第二辅助电容(Ca2)、第三辅助电容(Ca3)、第四辅助电容(Ca4)、第七PMOS管(MP7)、第八PMOS管(MP8)、第九PMOS管(MP9)、第十PMOS管(MP10)、第十一PMOS管(MP11)、第十二PMOS管(MP12)、第十三PMOS管(MP13)、第十四PMOS管(MP14)、第十五PMOS管(MP15)、第十六PMOS管(MP16)、第十七PMOS管(MP17)，第十八PMOS管(MP18)，
第一电容(C1)的一端连接所述时钟控制信号(CLKB)，另一端连接第七PMOS管(MP7)的源极和衬底、第八PMOS管(MP8)的漏极、第九PMOS管(MP9)的源极和衬底、第十一PMOS管(MP11)的栅极；
第二电容(C2)的一端连接所述多电平时钟控制信号(CLK1)，另一端连接第十三PMOS管(MP13)的源极和衬底、第十四PMOS管(MP14)的漏极、第十五PMOS管(MP15)的源极和衬底以及第十七PMOS管(MP17)的栅极；
第三电容(C3)的一端连接所述时钟控制信号(CLK)，另一端连接第八PMOS管(MP8)的栅极、第十PMOS管(MP10)的源极和衬底、第十一PMOS管(MP11)的漏极以及第十二PMOS管(MP12)的源极和衬底；
第四电容(C4)的一端连接所述多电平时钟控制信号(CLK2)，另一端连接第十四PMOS管(MP14)的栅极、第十六PMOS管(MP16)的源极和衬底、第十七PMOS管(MP17)的漏极以及第十八PMOS管(MP18)的源极和衬底；
第一辅助电容(Ca1)的一端连接所述辅助时钟信号(CLKH2)，另一端连接第七PMOS管(MP7)的栅极、第九PMOS管(MP9)的漏极；
第二辅助电容(Ca2)的一端连接所述辅助时钟信号(CLKH1)，另一端连接第十三PMOS管(MP13)的栅极、第十五PMOS管(MP15)的漏极；
第三辅助电容(Ca3)的一端连接所述辅助时钟信号(CLKH1)，另一端连接第十PMOS管(MP10)的栅极、第十二PMOS管(MP12)的漏极；
第四辅助电容(Ca4)的一端连接所述辅助时钟信号(CLKH2)，另一端连接第十六PMOS管(MP16)的栅极、第十八PMOS管(MP18)的漏极；
第七PMOS管以及第十PMOS管的漏极、第九PMOS管以及第十二PMOS管的栅极与电源电压(VDD)相接；
第八PMOS管(MP8)的源极与衬底、第十一PMOS管(MP11)的源极与衬底、连接第十三PMOS管(MP13)以及第十六PMOS管(MP16)的漏极、第十五PMOS管(MP15)和第十八PMOS管(MP18)的栅极；
第十四PMOS管(MP14)的源极、衬底以及第十七PMOS管(MP17)的源极、衬底相连并输出电荷泵的泵浦电压(Vout)。
6.根据权利要求1所述的一种减小输出电压纹波的电荷泵，其特征在于，所述时钟控制信号(CLK、CLKB)由时钟信号产生单元(1)产生，所述时钟信号产生单元(1)由环形振荡器，其电源电压为高电平(VDD)。
7.根据权利要求1所述的一种减小输出电压纹波的电荷泵，其特征在于，所述时钟控制信号(CLKC)由T1延时单元(2)产生，所述T1延时单元(2)可以通过反相器两端连接电流源来实现，片外调节电流源大小以控制电容负载的充电速率调节延时时间长度T1。
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