CN115996043A - 一种抗干扰能力强的pwm波自适应延迟电路 - Google Patents

Abstract

本发明公开一种抗干扰能力强的PWM波自适应延迟电路，属于半导体集成电路领域，包括采样电路、滤波电路、比较器电路和逻辑控制电路。采样电路采样电流信号，并把电流信号转化为电压信号；滤波电路对干扰信号进行滤波；比较器电路用于滤波后的电压信号对设置参考电压的比较；逻辑控制电路对延迟电压信号、3.5V电压信号、2.5V电压信号和CLK电压信号的逻辑运算。本发明以一种简单实用的结构实现了驱动模块上下功率管导通死区时间的设置；电路简单，抗干扰能力强、自适应能力强、使上下功率管导通死区时间设置灵活并且应用范围广，可用于半桥、H桥、三相全桥的所有驱动模块上下功率管导通死区时间的设置。

Description

一种抗干扰能力强的PWM波自适应延迟电路

技术领域

本发明涉及半导体集成电路技术领域，特别涉及一种抗干扰能力强的PWM波自适应延迟电路。

背景技术

随着电力电子技术的高速发展以及半导体集成技术的进步，各种类型的电子产品广泛进入人们的日常生活。在许多电力电子设备应用场合，都需要驱动模块，即PWM波来驱动上下功率管；此刻的PWM波要求抗干扰能力强，自适应能力强，使上下功率管导通死区时间设置灵活。尤其是要求控制上下功率管导通死区时间输入端检测电路检测范围广、灵敏度高。但是传统的死区时间设置电路结构复杂，抗干扰能力弱，自适应能力差，从而降低了反馈环路的快速性和高效性。

发明内容

本发明的目的在于提供一种抗干扰能力强的PWM波自适应延迟电路，以解决现有死区时间设置电路结构复杂、功耗大、抗干扰能力弱、灵敏度低的问题。

为解决上述技术问题，本发明提供了一种抗干扰能力强的PWM波自适应延迟电路，包括：

采样电路，采样电流信号，并把电流信号转化为电压信号；

滤波电路，对干扰信号进行滤波；

比较器电路，用于滤波后的电压信号对设置参考电压的比较；

逻辑控制电路，对延迟电压信号、3.5V电压信号、2.5V电压信号和CLK电压信号的逻辑运算。

在一种实施方式中，所述采样电路包括第四电阻、第五电阻、第六电阻、第七电阻和误差放大器；

差分输入A端接第七电阻的第一端，第七电阻的第二端同时接误差放大器的正向输入端和第五电阻的第一端，第五电阻的第二端接偏置电压0.5V；

差分输入B端接第六电阻的第一端，第六电阻的第二端同时接误差放大器的反向输入端和第四电阻的第一端，第四电阻的第二端接误差放大器的输出端。

在一种实施方式中，所述滤波电路包括第三电阻和第一电容；

所述误差放大器的输出端接第三电阻的第一端；第三电阻的第二端接第一电容的第一端，第一电容的第二端接地。

在一种实施方式中，所述比较器电路包括第一比较器、第二比较器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第一电阻和第二电阻；

所述第三电阻的第二端接第一比较器的正向输入端，第一比较器的反向输入端接第二电阻的第一端，第一比较器的输出端接第一NMOS管的栅极，第一NMOS管的源极接第二电阻的第一端，漏极接第一PMOS管的漏极，第一PMOS管的漏极接自身栅极，源极接电源VDD；第二PMOS管的源极接电源VDD，栅极接第一NMOS管的漏极；

所述第三电阻的第二端同时接第二比较器的正向输入端，第二比较器的反向输入端接第一电阻的第一端，第二比较器的输出端接第二NMOS管的栅极，第二NMOS管的源极接第一电阻的第一端，漏极接第三PMOS管的漏极，第三PMOS管的漏极接自身栅极，源极接电源VDD；第四PMOS管的源极接VDD，栅极接第二NMOS管的漏极；

所述第一电阻和所述第二电阻的第二端均接地。

在一种实施方式中，所述逻辑控制电路包括第三比较器、第四比较器、第五比较器、第六比较器、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第五PMOS管、第六PMOS管、第二电容、第三电容、第一与门和第二与门；

所述第二PMOS管的漏极接第一反相器的第一端，第一反相器的第二端接第三比较器的反向输入端，第三比较器的正向输入端接偏置电压3.5V，第三比较器的输出端接第三NMOS管的栅极，第三NMOS管的漏极接偏置电压VBIAS1，第三NMOS管的源极接第四NMOS管的漏极，第三NMOS管的漏极接第二电容的第一端，第二电容的第二端接地；第五PMOS管的源极接电源VDD，栅极接第三NMOS管的栅极，漏极同时接第二电容的第一端和第五比较器的正向输入端，第五反相器的第一端接偏置电压2.5V，第二端接第五比较器的反向输入端，第五比较器的输出端接第一与门的第一端；第四NMOS管的栅极接第一与门的第二端，第一与门的输出端接第七NMOS管的栅极，第七NMOS管的漏极接电源VCC，源极接第八NMOS管的漏极；clock1信号接第二反相器的第一端，第二反相器的第二端接第四NMOS管的栅极，第四NMOS管的漏极接第三NMOS管的源极，第四NMOS管的源极接地；

第四PMOS管的漏极接第三反相器的第一端，第四比较器的正向输入端接偏置电压3.5V，第四比较器的输出端接第五NMOS管的栅极，第五NMOS管的漏极接偏置电压VBIAS2，源极接第六NMOS管的漏极，第五NMOS管的漏极接第三电容的第一端，第三电容的第二端接地；第六PMOS管的源极接电源VDD，栅极接第五NMOS管的栅极，漏极同时接第三电容的第一端和第六比较器的正向输入端；第六反相器的第一端接偏置电压2.5V，第二端接第六比较器的反向输入端，第六比较器的输出端接第二与门的第一端，第六NMOS管的栅极接第二与门的第二端，第二与门的输出端接第八NMOS管的栅极，第八NMOS管的漏极接第七NMOS管的源极，第八NMOS管的源极接地；clock2信号接第四反相器的第一端，第四反相器的第二端接第六NMOS管的栅极，第六NMOS管的漏极接第五NMOS管的源极，第六NMOS管的源极接地。

本发明提供的一种抗干扰能力强的PWM波自适应延迟电路，具有以下

有益效果：

(1)电路结构简单、自适应能力强，通过调节外部电阻值的大小可以灵活设置上下功率管导通死区时间；

(2)应用范围广，可用于半桥、H桥、三相全桥的所有驱动模块上下功率管导通死区时间的设置；

(3)电路整体抵抗外界干扰能力强，灵敏度高，可以检测误差很小的电压。

附图说明

图1是本发明提供的一种抗干扰能力强的PWM波自适应延迟电路结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种抗干扰能力强的PWM波自适应延迟电路作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明提供一种抗干扰能力强的PWM波自适应延迟电路，包括采样电路、滤波电路、比较器电路和逻辑控制电路。所述采样电路采样电流信号，并把电流信号转化为电压信号；所述滤波电路对干扰信号进行滤波；所述比较器电路用于滤波后的电压信号对设置参考电压的比较；所述逻辑控制电路对延迟电压信号、3.5V电压信号、2.5V电压信号和CLK电压信号的逻辑运算。

所述抗干扰能力强的PWM波自适应延迟电路的结构如图1所示，包括一个误差放大器AMP、电阻R1～R7、电容C1～C3，比较器EA1～EA6、反相器INV1～INV6、PMOS管MP1～MP6、NMOS管MN1～MN8、与门AND1～AND2。

请继续参阅图1，差分输入A端接电阻R7的第一端，电阻R7的第二端同时接误差放大器AMP的正向输入端和电阻R5的第一端，电阻R5的第二端接偏置电压0.5V；差分输入B端接电阻R6的第一端，电阻R6的第二端同时接误差放大器AMP的反向输入端和电阻R4的第一端，电阻R4的第二端接误差放大器AMP的输出端。

误差放大器AMP的输出端接电阻R3的第一端；电阻R3的第二端接电容C1的第一端，电容C1的第二端接地。

电阻R3的第二端接比较器EA1的正向输入端，比较器EA1的反向输入端接电阻R2的第一端，比较器EA1的输出端接NMOS管MN1的栅极，NMOS管MN1的源极接电阻R2的第一端，漏极接PMOS管MP1的漏极，PMOS管MP1的漏极接自身栅极，源极接电源VDD；PMOS管MP2的源极接电源VDD，栅极接NMOS管MN1的漏极，漏极接反相器INV1的第一端，反相器INV1的第二端接比较器EA3的反向输入端，比较器EA3的正向输入端接偏置电压3.5V，比较器EA3的输出端接NMOS管MN3的栅极，NMOS管MN3的漏极接偏置电压VBIAS1，NMOS管MN3的源极接NMOS管MN4的漏极，NMOS管MN3的漏极接电容C2的第一端，电容C2的第二端接地；PMOS管MP5的源极接电源VDD，栅极接NMOS管MN3的栅极，漏极同时接电容C2的第一端和比较器EA5的正向输入端，反相器INV5的第一端接偏置电压2.5V，第二端接比较器EA5的反向输入端，比较器EA5的输出端接与门AND1的第一端；NMOS管MN4的栅极接与门AND1的第二端，与门AND1的输出端接NMOS管MN7的栅极，NMOS管MN7的漏极接电源VCC，源极接NMOS管MN8的漏极；clock1信号接反相器INV2的第一端，反相器INV2的第二端接NMOS管MN4的栅极，NMOS管MN4的漏极接NMOS管MN3的源极，NMOS管MN4的源极接地。

电阻R3的第二端同时接比较器EA2的正向输入端，比较器EA2的反向输入端接电阻R1的第一端，比较器EA2的输出端接NMOS管MN2的栅极，NMOS管MN2的源极接电阻R1的第一端，漏极接PMOS管MP3的漏极，PMOS管MP3的漏极接自身栅极，源极接电源VDD；PMOS管MP4的源极接VDD，栅极接NMOS管MN2的漏极，漏极接反相器INV3的第一端，比较器EA4的正向输入端接偏置电压3.5V，比较器EA4的输出端接NMOS管MN5的栅极，NMOS管MN5的漏极接偏置电压VBIAS2，源极接NMOS管MN6的漏极，NMOS管MN5的漏极接电容C3的第一端，电容C3的第二端接地；PMOS管MP6的源极接电源VDD，栅极接NMOS管MN5的栅极，漏极同时接电容C3的第一端和比较器EA6的正向输入端；反相器INV6的第一端接偏置电压2.5V，第二端接比较器EA6的反向输入端，比较器EA6的输出端接与门AND2的第一端，NMOS管MN6的栅极接与门AND2的第二端，与门AND2的输出端接NMOS管MN8的栅极，NMOS管MN8的漏极接NMOS管MN7的源极，NMOS管MN8的源极接地；clock2信号接反相器INV4的第一端，反相器INV4的第二端接NMOS管MN6的栅极，NMOS管MN6的漏极接NMOS管MN5的源极，NMOS管MN6的源极接地。

本发明的一种抗干扰能力强的PWM波自适应延迟电路的具体工作原理如下：

电阻R4、R5、R6、R7、误差放大器AMP和偏置电压0.5V组成采样电路，此采样电路是差分电路形式，可以抑制共模放大差模提高电路的抗干扰能力；滤波电路由电阻R3和电容C1组成，经过该滤波电路进行滤波得到想要的频带信号作为比较器EA1和比较器EA2的正向输入端；在比较器电路中，外部电阻R2和R1设置阈值电压分别作为比较器EA1的反向输入端、比较器EA2的反向输入端，当比较器(即比较器EA1和EA2)的正向输入端大于反向输入端，会分别开启NMOS管MN1和NMOS管MN2，使NMOS管MN1和NMOS管MN2线性打开；当NMOS管MN1和NMOS管MN2导通到地形成通路，PMOS管MP1和PMOS管MP3是二极管连接方式其分别导通，PMOS管MP2和PMOS管MP4的栅极电压低于它们的漏极电压也会同时导通形成延迟电压；在逻辑控制电路中，此延迟电压会先和3.5V进行比较，延迟电压DELAYA和延迟电压DELAYB小于3.5V时，且clock1/clock2为1时，给电容C2/C3充电，比较器EA5/EA6截取了电容电压大于2.5V的部分，与clock1/clock2相与，得到了延迟后的信号。该延迟后信号的低电平进行与运算最终分别输出低电平产生延迟PWM波使外部上下功率管(NMOS管MN7和NMOS管MN8)同时关断死区时间可设定。

通过实例分析可以发现，本发明的简单高效抗干扰能力强的PWM波自适应延迟电路，以一种简单实用的结构实现了驱动模块上下功率管导通死区时间的设置；并且电路设计简单，抗干扰能力强、自适应能力强、使上下功率管导通死区时间设置灵活并且应用范围广，可用于半桥、H桥、三相全桥的所有驱动模块上下功率管导通死区时间的设置。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (5)

1.一种抗干扰能力强的PWM波自适应延迟电路，其特征在于，包括：

采样电路，采样电流信号，并把电流信号转化为电压信号；

滤波电路，对干扰信号进行滤波；

比较器电路，用于滤波后的电压信号对设置参考电压的比较；

逻辑控制电路，对延迟电压信号、3.5V电压信号、2.5V电压信号和CLK电压信号的逻辑运算。

2.如权利要求1所述的抗干扰能力强的PWM波自适应延迟电路，其特征在于，所述采样电路包括第四电阻、第五电阻、第六电阻、第七电阻和误差放大器；

差分输入A端接第七电阻的第一端，第七电阻的第二端同时接误差放大器的正向输入端和第五电阻的第一端，第五电阻的第二端接偏置电压0.5V；

差分输入B端接第六电阻的第一端，第六电阻的第二端同时接误差放大器的反向输入端和第四电阻的第一端，第四电阻的第二端接误差放大器的输出端。

3.如权利要求2所述的抗干扰能力强的PWM波自适应延迟电路，其特征在于，所述滤波电路包括第三电阻和第一电容；

所述误差放大器的输出端接第三电阻的第一端；第三电阻的第二端接第一电容的第一端，第一电容的第二端接地。

4.如权利要求3所述的抗干扰能力强的PWM波自适应延迟电路，其特征在于，所述比较器电路包括第一比较器、第二比较器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第一电阻和第二电阻；

所述第三电阻的第二端接第一比较器的正向输入端，第一比较器的反向输入端接第二电阻的第一端，第一比较器的输出端接第一NMOS管的栅极，第一NMOS管的源极接第二电阻的第一端，漏极接第一PMOS管的漏极，第一PMOS管的漏极接自身栅极，源极接电源VDD；第二PMOS管的源极接电源VDD，栅极接第一NMOS管的漏极；

所述第三电阻的第二端同时接第二比较器的正向输入端，第二比较器的反向输入端接第一电阻的第一端，第二比较器的输出端接第二NMOS管的栅极，第二NMOS管的源极接第一电阻的第一端，漏极接第三PMOS管的漏极，第三PMOS管的漏极接自身栅极，源极接电源VDD；第四PMOS管的源极接VDD，栅极接第二NMOS管的漏极；

所述第一电阻和所述第二电阻的第二端均接地。

5.如权利要求4所述的抗干扰能力强的PWM波自适应延迟电路，其特征在于，所述逻辑控制电路包括第三比较器、第四比较器、第五比较器、第六比较器、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第五PMOS管、第六PMOS管、第二电容、第三电容、第一与门和第二与门；

所述第二PMOS管的漏极接第一反相器的第一端，第一反相器的第二端接第三比较器的反向输入端，第三比较器的正向输入端接偏置电压3.5V，第三比较器的输出端接第三NMOS管的栅极，第三NMOS管的漏极接偏置电压VBIAS1，第三NMOS管的源极接第四NMOS管的漏极，第三NMOS管的漏极接第二电容的第一端，第二电容的第二端接地；第五PMOS管的源极接电源VDD，栅极接第三NMOS管的栅极，漏极同时接第二电容的第一端和第五比较器的正向输入端，第五反相器的第一端接偏置电压2.5V，第二端接第五比较器的反向输入端，第五比较器的输出端接第一与门的第一端；第四NMOS管的栅极接第一与门的第二端，第一与门的输出端接第七NMOS管的栅极，第七NMOS管的漏极接电源VCC，源极接第八NMOS管的漏极；clock1信号接第二反相器的第一端，第二反相器的第二端接第四NMOS管的栅极，第四NMOS管的漏极接第三NMOS管的源极，第四NMOS管的源极接地；

第四PMOS管的漏极接第三反相器的第一端，第四比较器的正向输入端接偏置电压3.5V，第四比较器的输出端接第五NMOS管的栅极，第五NMOS管的漏极接偏置电压VBIAS2，源极接第六NMOS管的漏极，第五NMOS管的漏极接第三电容的第一端，第三电容的第二端接地；第六PMOS管的源极接电源VDD，栅极接第五NMOS管的栅极，漏极同时接第三电容的第一端和第六比较器的正向输入端；第六反相器的第一端接偏置电压2.5V，第二端接第六比较器的反向输入端，第六比较器的输出端接第二与门的第一端，第六NMOS管的栅极接第二与门的第二端，第二与门的输出端接第八NMOS管的栅极，第八NMOS管的漏极接第七NMOS管的源极，第八NMOS管的源极接地；clock2信号接第四反相器的第一端，第四反相器的第二端接第六NMOS管的栅极，第六NMOS管的漏极接第五NMOS管的源极，第六NMOS管的源极接地。

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