JP2023547187A - シュミットトリガー - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
本出願は、入力ノードと接続ノード間に直列に接続された第1インバーターと、接続ノードと帰還ノード間に直列に接続された第2インバーターと、帰還ノードと出力ノード間に直列に接続された第3インバーターと、接続ノードと帰還ノード間に結合され給電電源に接続された第1調整分岐回路と第3調整分岐回路と、結合された接続ノードと帰還ノード間に結合されグランドに接続された第2調整分岐回路と第4調整分岐回路と、を備え、第2インバーター、第1調整分岐回路と第3調整分岐回路は第1正帰還ループを構成し、第2インバーター、第2調整分岐回路と第4調整分岐回路は第2正帰還ループを構成するシュミットトリガーを提供する。第1正帰還ループは、出力ノードが出力するHigh-Low入力電圧が上昇し、第1フリップフロップポイントが右にシフトするように導通し、第2正帰還ループは、出力ノードが出力するLow-High入力電圧が低下し、第2フリップフロップポイントが左にシフトするように導通して、ヒステリシス効果を達成することができる。【選択図】図1
Description
本出願は、集積回路チップの技術分野に関し、特に、シュミットトリガーに関する。
一般的なインバーターでは、ノイズの影響により入力信号が閾値付近で反転して出力にノイズをもたらし、ヒステリシス効果を導入してシュミットトリガを形成することがある。
先行技術である一般的なトリガー回路では、PMOS管とNMOS管を介して正帰還を導入することでヒステリシス効果を実現している。しかし、グランドに接続されたPMOS管と電源に接続されたNMOS管は、ESD(Electro-Static discharge、静電気放電)という問題をもたらす可能性があり、ヒステリシスウィンドウは固定されており、調整のために構成することはできない。
本出願の目的は、ヒステリシス効果を実現するためのシュミットトリガーを提供することである。
上記目的を達成するために、本出願は、入力ノードと接続ノード間に直列に接続された第1インバーターと、前記接続ノードと帰還ノード間に直列に接続された第2インバーターと、前記帰還ノードと出力ノード間に直列に接続された第3インバーターとを備えるシュミットトリガーを提供し、前記シュミットトリガーは、前記接続ノードと前記帰還ノード間に結合され給電電源に接続された第1調整分岐回路と第3調整分岐回路と、前記接続ノードと前記帰還ノード間に結合されグランドに接続された第2調整分岐回路と第4調整分岐回路とをさらに備え、前記第2インバーター、第1調整分岐回路と第3調整分岐回路は第1正帰還ループを構成し、前記第2インバーター、第2調整分岐回路と第4調整分岐回路は第2正帰還ループを構成する。
好ましくは、前記第1インバーター、第2インバーターと第3インバーターはいずれも、前記給電電源と前記グランド間に直列に接続されたPMOS管和NMOS管を含む。
好ましくは、前記第1調整分岐回路、第2調整分岐回路、第3調整分岐回路、第4調整分岐回路はいずれも、直列に接続されたスイッチユニットと調整ユニットを含む。
好ましくは、前記第1調整分岐回路は、前記給電電源と前記接続ノード間に直列に接続された第1スイッチユニットと第1調整ユニットを含み、前記第3調整分岐回路は、前記給電電源と前記接続ノード間に直列に接続された第3スイッチユニットと第3調整ユニットを含む。
好ましくは、前記第1スイッチユニット、第1調整ユニット、第3スイッチユニットと第3調整ユニットはいずれもPMOS管である。
好ましくは、前記第2調整分岐回路は、前記接続ノードと前記グランド間に直列に接続された第2スイッチユニットと第2調整ユニットを含み、前記第4調整分岐回路は、前記接続ノードと前記グランド間に直列に接続された第4スイッチユニットと第4調整ユニットを含む。
好ましくは、前記第2スイッチユニット、第2調整ユニット、第4スイッチユニットと第4調整ユニットはいずれもNMOS管である。
本出願は以下の有益な効果を有する。本出願が提供するシュミットトリガーでは、入力ノードがローレベルである場合、帰還ノードがローレベルで、出力ノードがハイレベルであり、第1正帰還ループは、出力ノードが出力するHigh-Lowフリップフロップポイントが右にシフトするように導通し、入力ノードがハイレベルである場合、帰還ノードがハイレベルで、出力ノードがローレベルであり、第2正帰還ループは、出力ノードが出力するLow-Highフリップフロップポイントが左にシフトするように導通して、ヒステリシス効果を実現することができる。
本明細書の目的、技術的解決策および利点をより明確にするために、以下は、本明細書の具体的実施例および対応する添付図面と併せて、本明細書の技術的解決策を明確かつ完全に説明する。明らかに、説明された実施例は本明細書の一部の実施例に過ぎず、すべての実施例ではない。本明細書の実施例に基づいて、当業者は創造的な労働をすることなく得られた他の実施例は、すべて本明細書の保護範囲に含まれる。なお、矛盾しない限り、本出願の実施例および実施例中の特徴は互いに組み合わせることができることに留意されたい。
本出願の明細書および特許請求の範囲並びに上記図面における「第1」、「第2」および「第3」などの用語は、異なる対象を区別するために使用され、特定の順序を記述することを意図するものではない。さらに、「含む」およびそれらのあらゆる変形は、非排他的な包含をカバーすることを意図している。例えば、一連のステップまたはユニットを含むプロセス、方法、システム、製品または装置は、列挙されたステップまたはユニットに限定されず、列挙されていないステップまたはユニット、またはこれらのプロセス、方法、製品または装置に固有である他のステップまたはユニットも含む。
本出願の実施例は、ヒステリシスウィンドウ設定可能なシュミットトリガーを提供し、それは第1インバーター、第2インバーター、第3インバーターを備え、前記第1インバーターは入力ノードと接続ノード間に直列に接続され、前記第2インバーターは前記接続ノードと帰還ノード間に直列に接続され、前記第3インバーターは前記帰還ノードと出力ノード間に直列に接続され、ここで、前記第1インバーター、第2インバーター、第3インバーターは、反転機能のためのメイン信号経路である。
前記シュミットトリガーは、第1調整分岐回路、第2調整分岐回路、第3調整分岐回路、第4調整分岐回路をさらに備え、前記第1調整分岐回路と第3調整分岐回路は前記接続ノードと前記帰還ノード間に結合されて給電電源に接続され、前記第2調整分岐回路と第4調整分岐回路は前記接続ノードと前記帰還ノード間に結合されてグランドに接続される。
前記給電電源は回路用途に応じて1.2V、1.35V、1.5V、1.8Vに構成可能である。
前記第2インバーター、第1調整分岐回路と第3調整分岐回路は第1正帰還ループを構成し、入力ノードがローレベルである場合、帰還ノードがローレベルで、出力ノードがハイレベルであり、第1正帰還ループは、出力ノードが出力するHigh-Low第1フリップフロップポイントが右にシフトするように導通し、前記第2インバーター、第2調整分岐回路と第4調整分岐回路は第2正帰還ループを構成し、入力ノードがハイレベルである場合、帰還ノードがハイレベルで、出力ノードがローレベルであり、第2正帰還ループは、出力ノードが出力するLow-High第2フリップフロップポイントが左にシフトするように導通する。本出願の実施例が提供するシュミットトリガーは、第1、第2正帰還ループによってヒステリシス効果を実現する。
一実施例では、前記第1調整分岐回路、第2調整分岐回路、第3調整分岐回路、第4調整分岐回路はいずれも、直列に接続されたスイッチユニットと調整ユニットを含み、上記各調整分岐回路のオンオフを制御することにより、フリップフロップポイントの位置をさらに調整する。さらに、上記各調整分岐回路の数は異なるアプリケーションに応じて設定することができ、異なるアプリケーション要件を満たすために複数のフリップフロップポイントの組み合わせをを提供することができる。
好ましくは、前記第1調整分岐回路は、第1スイッチユニットと第1調整ユニットを含み、前記第1スイッチユニットと第1調整ユニットは前記給電電源と前記接続ノード間に直列に接続され、前記第3調整分岐回路は、第3スイッチユニットと第3調整ユニットを含み、前記第3スイッチユニットと第3調整ユニットは前記給電電源と前記接続ノード間に直列に接続される。ここで、第1スイッチユニット、第1調整ユニット、第3スイッチユニットと第3調整ユニットはいずれもPMOS管である。
具体的に、前記第1スイッチユニットは第2PMOS管であり、第1調整ユニットは第3PMOS管であり、第3スイッチユニットは第4PMOS管であり、第3調整ユニットは第5PMOS管である。
第2PMOS管のソースは給電電源に接続され、第2PMOS管のゲートは第1配置点に接続され、第2PMOS管のドレインは第3PMOS管のソースに接続され、第3PMOS管のゲートは帰還ノードに接続され、第3PMOS管のドレインは接続ノードに接続される。
第4PMOS管のソースは給電電源に接続され、第4PMOS管のゲートは第3配置点に接続され、第4PMOS管のドレインは第5PMOS管のソースに接続され、第5PMOS管のゲートは帰還ノードに接続され、第5PMOS管のドレインは接続ノードに接続される。
好ましくは、前記第2調整分岐回路は、第2スイッチユニットと第2調整ユニットを含み、前記第2スイッチユニットと第2調整ユニットは前記グランドと前記接続ノード間に直列に接続され、前記第4調整分岐回路は、第4スイッチユニットと第4調整ユニットを含み、前記第4スイッチユニットと第4調整ユニットは前記グランドと前記接続ノード間に直列に接続される。ここで、第2スイッチユニット、第2調整ユニット、第4スイッチユニットと第4調整ユニットはいずれもNMOS管である。
具体的に、前記第2スイッチユニットは第2NMOS管であり、第2調整ユニットは第3NMOS管であり、第4スイッチユニットは第4NMOS管であり、第4調整ユニットは第5NMOS管である。
第2NMOS管のソースはグランドに接続され、第2NMOS管のゲートは第2配置点に接続され、第2NMOS管のドレインは第3NMOS管のソースに接続され、第3NMOS管のゲートは帰還ノードに接続され、第3NMOS管のドレインは接続ノードに接続される。
第4NMOS管のソースはグランドに接続され、第4NMOS管のゲートは第4配置点に接続され、第4NMOS管のドレインは第5NMOS管のソースに接続され、第5NMOS管のゲートは帰還ノードに接続され、第5NMOS管のドレインは接続ノードに接続される。
一実施例では、前記第1インバーター、第2インバーターと第3インバーターはいずれも前記給電電源と前記グランド間に掛け渡されたPMOS管およびNMOS管を含み、前記第1インバーター、第2インバーターと第3インバーターはいずれも給電電源によって給電される。
前記第1インバーターは第1PMOS管と第1NMOS管からなり、前記第2インバーターは第6PMOS管と第6NMOS管からなり、前記第3インバーターは第7PMOS管と第7NMOS管からなる。
第1PMOS管のソースは給電電源に接続され、第1PMOS管のゲートは入力ノードに接続され、第1PMOS管のドレインは接続ノードにおいて第1NMOS管のドレインに接続され、第1NMOS管のゲートは入力ノードに接続され、第1NMOS管のソースはグランドに接続される。
第6PMOS管のソースは給電電源に接続され、第6PMOS管のゲートは接続ノードに接続され、第6PMOS管のドレインは帰還ノードにおいて第6NMOS管のドレインに接続され、第6NMOS管のゲートは接続ノードに接続され、第6NMOS管のソースはグランドに接続される。
第7PMOS管のソースは給電電源に接続され、第7PMOS管のゲートは帰還ノードに接続され、第7PMOS管のドレインは出力ノードにおいて第7NMOS管のドレインに接続され、第7NMOS管のゲートは帰還ノードに接続され、第7NMOS管のソースはグランドに接続される。
本出願のシュミットトリガーでは、PMOS管は給電電源に接続され、NMOS管はグランドに接続されることにより、PMOS管が接地され、NMOS管が電源に接続される従来シュミットトリガーで生じるESD問題を回避することができる。
一実施例では、図1に示すように、ヒステリシスウィンドウ設定可能なシュミットトリガーを提供し、それは、入力ノードINと接続ノードA間に直列に接続された第1インバーターと、前記接続ノードAと帰還ノードB間に直列に接続された第2インバーターと、前記帰還ノードBと出力ノードOUT間に直列に接続された第3インバーターとを備え、前記第1インバーター、第2インバーター、第3インバーターは、反転機能のためのメイン信号経路である。
第1インバーターは第1PMOS管MP1と第1NMOS管MN1からなり、第1PMOS管MP1のソースは給電電源VDDに接続され、第1PMOS管MP1のゲートは入力ノードINに接続され、第1PMOS管MP1のドレインは接続ノードAにおいて第1NMOS管MN1のドレインに接続され、第1NMOS管MN1のゲートは入力ノードINに接続され、第1NMOS管MN1のソースはグランドGNDに接続される。
第2インバーターは第6PMOS管MP6と第6NMOS管MN6からなり、第6PMOS管MP6のソースは給電電源VDDに接続され、第6PMOS管MP6のゲートは接続ノードAに接続され、第6PMOS管MP6のドレインは帰還ノードBにおいて第6NMOS管MN6のドレインに接続され、第6NMOS管MN6のゲートは接続ノードAに接続され、第6NMOS管MN6のソースはグランドGNDに接続される。
第3インバーターは第7PMOS管MP7と第7NMOS管MN7からなり、第7PMOS管MP7のソースは給電電源VDDに接続され、第7PMOS管MP7のゲートは帰還ノードBに接続され、第7PMOS管MP7のドレインは出力ノードOUTにおいて第7NMOS管MN7のドレインに接続され、第7NMOS管MN7のゲートは帰還ノードBに接続され、第7NMOS管MN7のソースはグランドGNDに接続される。
前記第1インバーター、第2インバーター、第3インバーターのPMOS管は給電電源に接続され、NMOS管はグランドに接続されることにより、PMOS管が接地され、NMOS管が電源に接続される従来シュミットトリガーで生じるESD問題を回避することができる。
前記給電電源は、回路アプリケーションに応じて1.2V、1.35V、1.5V、1.8Vに構成可能である。
前記シュミットトリガーは第1調整分岐回路、第2調整分岐回路、第3調整分岐回路と第4調整分岐回路をさらに備え、前記第1調整分岐回路と第3調整分岐回路は前記接続ノードAと前記帰還ノードB間に結合されて給電電源VDDに接続され、前記第2調整分岐回路と第4調整分岐回路は前記接続ノードAと前記帰還ノードB間に結合されてグランドGNDに接続される。
前記第1調整分岐回路は、前記給電電源VDDと前記接続ノードA間に直列に接続された第1スイッチユニットと第1調整ユニットを含み、第1スイッチユニットは第2PMOS管MP2であり、第1調整ユニットは第3PMOS管MP3である。
第2NMOS管MP2のソースは給電電源VDDに接続され、第2NMOS管MP2のゲートは第1配置点S1に接続され、第2NMOS管MP2のドレインは第3NMOS管MP3のソースに接続され、第3NMOS管MP3のゲートは帰還ノードBに接続され、第3NMOS管MP3のドレインは接続ノードAに接続される。
前記第3調整分岐回路は、前記給電電源VDDと前記接続ノードA間に直列に接続された第3スイッチユニットと第3調整ユニットを含み、第3スイッチユニットは第4PMOS管MP4であり、第3調整ユニットは第5PMOS管MP5である。
第4PMOS管MP4のソースは給電電源VDDに接続され、第4PMOS管MP4のゲートは第3配置点S3に接続され、第4PMOS管MP4のドレインは第5PMOS管MP5のソースに接続され、第5PMOS管MP5のゲートは帰還ノードBに接続され、第5PMOS管MP5のドレインは接続ノードAに接続される。
前記第2調整分岐回路は、前記グランドGNDと前記接続ノードA間に直列に接続された第2スイッチユニットと第2調整ユニットを含み、第2スイッチユニットは第2NMOS管MN2であり、第2調整ユニットは第3NMOS管MN3である。
第2NMOS管MN2のソースはグランドGNDに接続され、第2NMOS管MN2のゲートは第2配置点S2に接続され、第2NMOS管MN2のドレインは第3NMOS管MN3のソースに接続され、第3NMOS管MN3のゲートは帰還ノードBに接続され、第3NMOS管MN3のドレインは接続ノードAに接続される。
前記第4調整分岐回路は、前記グランドGNDと前記接続ノードA間に直列に接続された第4スイッチユニットと第4調整ユニットを含み、第4スイッチユニットは第4NMOS管MN4であり、第4調整ユニットは第5NMOS管MN5である。
第4NMOS管MN4のソースはグランドGNDに接続され、第4NMOS管MN4のゲートは第4配置点S4に接続され、第4NMOS管MN4のドレインは第5NMOS管MN5のソースに接続され、第5NMOS管MN5のゲートは帰還ノードBに接続され、第5NMOS管MN5のドレインは接続ノードAに接続される。
本出願の実施例のシュミットトリガーの作業プロセスは以下のとおりである。
図2に示すように、入力ノードINの入力電圧VINがローレベルである場合、接続ノードAの電圧が上昇し、帰還ノードBの電圧が低下し、出力ノードOUTがハイレベルで、第3PMOS管MP3と第5PMOS管MP5が導通し、第3NMOS管MN3と第5MN5が切断され、第6PMOS管MP6、第3PMOS管MP3、第5PMOS管MP5からなる正帰還ループが導通し、第6NMOS管MN6、第3NMOS管MN3、第5NMOS管MN5からなる正帰還ループが切断され、第1フリップフロップポイントV+が右にシフトし、入力ノードINの入力電圧VINがハイレベルである場合、接続ノードAの電圧が低下し、帰還ノードBの電圧が上昇し、出力ノードOUTがローレベルであり、第3PMOS管MP3と第5PMOS管MP5が切断され、第3NMOS管MN3と第5MN5が導通し、第6PMOS管MP6、第3PMOS管MP3、第5PMOS管MP5からなる正帰還ループが切断され、第6NMOS管MN6、第3NMOS管MN3、第5NMOS管MN5からなる正帰還ループが導通し、第2フリップフロップポイントV-が左にシフトして、ヒステリシス効果を実現する。
図2に示すように、入力ノードINの入力電圧VINがローレベルである場合、接続ノードAの電圧が上昇し、帰還ノードBの電圧が低下し、出力ノードOUTがハイレベルで、第3PMOS管MP3と第5PMOS管MP5が導通し、第3NMOS管MN3と第5MN5が切断され、第6PMOS管MP6、第3PMOS管MP3、第5PMOS管MP5からなる正帰還ループが導通し、第6NMOS管MN6、第3NMOS管MN3、第5NMOS管MN5からなる正帰還ループが切断され、第1フリップフロップポイントV+が右にシフトし、入力ノードINの入力電圧VINがハイレベルである場合、接続ノードAの電圧が低下し、帰還ノードBの電圧が上昇し、出力ノードOUTがローレベルであり、第3PMOS管MP3と第5PMOS管MP5が切断され、第3NMOS管MN3と第5MN5が導通し、第6PMOS管MP6、第3PMOS管MP3、第5PMOS管MP5からなる正帰還ループが切断され、第6NMOS管MN6、第3NMOS管MN3、第5NMOS管MN5からなる正帰還ループが導通し、第2フリップフロップポイントV-が左にシフトして、ヒステリシス効果を実現する。
同時に、第1配置点S1は低電位で有効であり、第2PMOS管MP2の開閉を制御し、さらに第6PMOS管MP6、第2PMOS管MP2、第3PMOS管MP3からなる正帰還ループのオンオフを制御し、第3配置点S3は低電位で有効であり、第4PMOS管MP4の開閉を制御し、さらに第6PMOS管MP6、第4PMOS管MP4、第5PMOS管MP5からなる正帰還ループのオンオフを制御し、第2配置点S2は高電位で有効であり、第2NMOS管MN2の開閉を制御し、さらに第6NMOS管MN6、第2NMOS管MN2、第3NMOS管MN3からなる正帰還ループの開閉を制御し、第4配置点S4は高電位で有効であり、第2NMOS管MN4の開閉を制御し、さらに第6NMOS管MN6、第4NMOS管MN4、第5NMOS管MN5からなる正帰還ループの開閉を制御する。第1配置点S1、第2配置点S2、第3配置点S3、第4配置点S4は合計16の組み合わせであり、ヒステリシスウィンドウのサイズを調整し、設定可能なヒステリシスウィンドウ電圧を実現し、第1配置点S1、第3配置点S3が高く、第2配置点S2、第4配置点S4が低いとき、回路にはヒステリシス効果がなく、第1配置点S1、第3配置点S3が低く、第2配置点S2、第4配置点S4が高いとき、ヒステリシスウィンドウが最大となる。
以上は本出願の実施形態に過ぎず、当業者にとって、本出願の創作思想から逸脱しない前提下でなされた改良は、すべて本出願の保護範囲に含まれるべきである。
Claims (7)
- 入力ノードと接続ノード間に直列に接続された第1インバーターと、前記接続ノードと帰還ノード間に直列に接続された第2インバーターと、前記帰還ノードと出力ノード間に直列に接続された第3インバーターと、を備え、前記接続ノードと前記帰還ノード間に結合され給電電源に接続された第1調整分岐回路と第3調整分岐回路と、前記接続ノードと前記帰還ノード間に結合されグランドに接続された第2調整分岐回路と第4調整分岐回路とをさらに備え、前記第2インバーター、第1調整分岐回路と第3調整分岐回路は第1正帰還ループを構成し、前記第2インバーター、第2調整分岐回路と第4調整分岐回路は第2正帰還ループを構成する、ことを特徴とするシュミットトリガー。
- 前記第1インバーター、第2インバーターと第3インバーターはいずれも、前記給電電源と前記グランド間に直列に接続されたPMOS管およびNMOS管を含む、ことを特徴とする請求項1に記載のシュミットトリガー。
- 前記第1調整分岐回路、第2調整分岐回路、第3調整分岐回路、第4調整分岐回路はいずれも、直列に接続されたスイッチユニットと調整ユニットを含む、ことを特徴とする請求項1に記載のシュミットトリガー。
- 前記第1調整分岐回路は、前記給電電源と前記接続ノード間に直列に接続された第1スイッチユニットと第1調整ユニットを含み、前記第3調整分岐回路は、前記給電電源と前記接続ノード間に直列に接続された第3スイッチユニットと第3調整ユニットを含む、ことを特徴とする請求項3に記載のシュミットトリガー。
- 前記第1スイッチユニット、第1調整ユニット、第3スイッチユニットと第3調整ユニットはいずれもPMOS管であり、
前記第1スイッチユニットは第2PMOS管であり、第1調整ユニットは第3PMOS管であり、第3スイッチユニットは第4PMOS管であり、第3調整ユニットは第5PMOS管であり、
前記第2PMOS管のソースが給電電源に接続され、前記第2PMOS管のゲートが第1配置点に接続され、前記第2PMOS管のドレインが第3PMOS管のソースに接続され、前記第3PMOS管のゲートが帰還ノードに接続され、前記第3PMOS管のドレインが接続ノードに接続され、
前記第4PMOS管のソースが給電電源に接続され、前記第4PMOS管のゲートが第3配置点に接続され、前記第4PMOS管のドレインが第5PMOS管のソースに接続され、前記第5PMOS管のゲートが帰還ノードに接続され、前記第5PMOS管のドレインが接続ノードに接続される、ことを特徴とする請求項4に記載のシュミットトリガー。 - 前記第2調整分岐回路は、前記接続ノードと前記グランド間に直列に接続された第2スイッチユニットと第2調整ユニットを含み、前記第4調整分岐回路は、前記接続ノードと前記グランド間に直列に接続された第4スイッチユニットと第4調整ユニットを含む、ことを特徴とする請求項3に記載のシュミットトリガー。
- 前記第2スイッチユニット、第2調整ユニット、第4スイッチユニットと第4調整ユニットはいずれもNMOS管であり、
前記第2スイッチユニットは第2NMOS管であり、第2調整ユニットは第3NMOS管であり、第4スイッチユニットは第4NMOS管であり、第4調整ユニットは第5NMOS管であり、
前記第2NMOS管のソースがグランドに接続され、前記第2NMOS管のゲートが第2配置点に接続され、前記第2NMOS管のドレインが第3NMOS管のソースに接続され、前記第3NMOS管のゲートが帰還ノードに接続され、前記第3NMOS管のドレインが接続ノードに接続され、
前記第4NMOS管のソースがグランドに接続され、前記第4NMOS管のゲートが第4配置点に接続され、前記第4NMOS管のドレインが第5NMOS管のソースに接続され、前記第5NMOS管のゲートが帰還ノードに接続され、前記第5NMOS管のドレインが接続ノードに接続される、ことを特徴とする請求項6に記載のシュミットトリガー。
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