CN219875699U - 一种时序控制的迟滞比较器及其系统 - Google Patents

Abstract

本实用新型提供一种时序控制的迟滞比较器及其系统，包括：第一时序控制响应晶体管接入第一待测模拟信号和时序控制电路输出的第二迟滞信号，第二时序控制响应晶体管接入第二待测模拟信号和时序控制电路输出的第一迟滞信号，第一电流镜电路和第二电流镜电路分别与第一时序控制响应晶体管和第二时序控制响应晶体管连接，偏置电压电路接入第一待测模拟信号，并与第一电流镜电路连接，第三电流镜电路与第一电流镜电路连接，并输出比较电平信号。本实用新型采用时序控制方式，对迟滞比较器进行分时控制，并对各时序段内的比较结果进行锁存处理，达到对多个阈值进行比较且不存在失调影响，同时降低电路设计复杂度、节省成本和提高可靠性的效果。

Description

一种时序控制的迟滞比较器及其系统

技术领域

本实用新型涉及电子技术领域，具体涉及一种时序控制的迟滞比较器及其系统。

背景技术

比较器是对两个输入信号进行比较的电路元件，是组成非正弦波发生电路的基本单元电路。如今，比较器是业界应用极其广泛的标准元件，具有外部滞后、锁存、灵活的电源电压和输出配置等多项功能和特性。此外，比较器的传播延迟、消散、触发率或精准失调等关键参数可以满足一系列高性能应的需求，例如电平平移、电源监测、时钟/数据缓冲以及接收和触发等。在模拟电路设计中，经常出现对两个电压多个不同压差进行比较的情况，传统的解决方式是应用多个比较器分别进行比较，然后再对比较结果进行统一处理，然而这种方式需要更多的比较器，因此占用面积更大，成本更高，而且比较器之间也会有失调的存在，影响比较结果的精度。

现有技术缺点：

1：多个阈值电压比较时需要多个比较器，导致电路成本较高且设计复杂；

2：多个比较器增加了电路尺寸和重量，不利于电路的小型化和轻量化设计；

3：多个比较器相互之间存在失调，导致比较结果的精确度降低，从而降低了电路的可靠性。

因此，需要设计一种能够对多个阈值进行比较、不存在失调影响的比较器。

实用新型内容

本实用新型提供的一种时序控制的迟滞比较器及其系统，主要用于解决多个阈值电压比较时需要多个比较器，且多个比较器相互之间存在失调，导致电路成本较高且设计复杂、尺寸较大、可靠性较差等问题，达到能够对多个阈值进行比较且不存在失调影响，同时降低电路设计复杂度、节省成本、提高可靠性的效果。

本实用新型通过以下技术方案来实现上述目的：

一种时序控制的迟滞比较器，包括：第一时序控制响应晶体管、第二时序控制响应晶体管、第一电流镜电路、第二电流镜电路、第三电流镜电路、偏置电压电路以及第二级输出电路；所述第一时序控制响应晶体管的栅极接入时序控制电路输出的第二迟滞信号，所述第二时序控制响应晶体管的栅极接入所述时序控制电路输出的第一迟滞信号，所述第一时序控制响应晶体管的输入端通过第一上拉电阻接入第一待测模拟信号，所述第二时序控制响应晶体管的输入端通过第二上拉电阻接入第二待测模拟信号；所述第一电流镜电路的第一输入端与所述第一时序控制响应晶体管的输出端连接，其第二输入端与所述第二时序控制响应晶体管的输出端连接，其输出端连接于第一电位；所述第二电流镜电路的第一输入端与所述第一时序控制响应晶体管的输入端连接，其第二输入端与所述第二时序控制响应晶体管的输入端连接，其第一输出端与所述第一电流镜电路的第三输入端连接，其第二输出端与所述第一电流镜电路的第四输入端连接；所述偏置电压电路的输入端接入所述第一待测模拟信号，其输出端与所述第一电流镜电路的第五输入端连接；所述第二级输出电路的第一输入端与所述第二电流镜电路的第二输出端连接，其第二输入端与所述第三电流镜电路的第一输出端连接，其输出端连接于所述第一电位；所述第三电流镜电路的第二输出端与所述第一电流镜电路的第六输入端连接，其输入端连接于第二电位，所述第三电流镜电路输出比较电平信号。

进一步的方案是，所述第一上拉电阻和第二上拉电阻的阻值相等。

进一步的方案是，所述第二电流镜电路为Cascode电流镜，用于将第一时序控制响应晶体管的输入端电压和第二时序控制响应晶体管的输入端电压钳位相等。

进一步的方案是，所述偏置电压电路为所述第二电流镜电路提供偏置电压。

进一步的方案是，所述第一电流镜电路为共源共栅电流镜，包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的漏极与所述第一时序控制响应晶体管连接，所述第二晶体管的漏极与所述第二时序控制响应晶体管连接，所述第三晶体管的漏极与所述第二电流镜电路的第一输出端连接，所述第四晶体管的漏极与所述第二电流镜电路的第二输出端连接。

进一步的方案是，所述时序控制电路用于控制迟滞比较器处于关断档位、复位档位或开通档位。

进一步的方案是，当所述第一迟滞信号和第二迟滞信号均为低电平时，所述迟滞比较器处于所述关断档位，所述迟滞比较器通过比较所述第一待测模拟信号和第二待测模拟信号的电压大小输出所述比较电平信号。

进一步的方案是，当所述第一迟滞信号为低电平，所述第二迟滞信号为高电平时，所述迟滞比较器处于所述复位档位，所述复位档位的阈值为所述第一上拉电阻阻值与通过所述第一晶体管电流的乘积，所述迟滞比较器通过比较所述第一待测模拟信号和第二待测模拟信号的压差与所述复位档位的阈值的大小输出所述比较电平信号。

进一步的方案是，当所述第一迟滞信号为高电平，所述第二迟滞信号为低电平时，所述迟滞比较器处于开通档位，所述开通档位的阈值为所述第二上拉电阻阻值与通过所述第二晶体管电流的乘积，所述迟滞比较器通过比较所述第一待测模拟信号和第二待测模拟信号的压差与所述开通档位的阈值的大小输出所述比较电平信号。

一种时序控制的迟滞比较器系统，包括：时序控制电路、所述时序控制的迟滞比较器以及被控器件，所述时序控制的迟滞比较器接入两个待测模拟电压信号，并输出比较电平信号至所述时序控制电路，所述时序控制电路输出第一迟滞信号和第二迟滞信号返回至所述时序控制的迟滞比较器，以控制所述时序控制的迟滞比较器处于不同工作档位，所述时序控制电路输出开关控制信号至所述被控器件。

由此可见，本实用新型具有以下有益效果：

1、本实用新型采用时序控制方式，对迟滞比较器进行分时控制来实现多个阈值的比较，因此无需使用多个比较器，这降低了电路的成本和设计复杂程度；

2、本实用新型迟滞比较器只需在各个时序段内循环比较过程，以实现多个阈值的比较，与传统的多个比较器电路相比，电路结构更简单，尺寸和重量减小，便于电路的小型化和轻量化设计；

3、本实用新型不存在传统的多个比较器之间有失调的影响，这提高了电路比较的精确度，从而提高了电路的可靠性。

因此，本实用新型提供的一种时序控制的迟滞比较器及其系统，通过采用时序控制方式，对迟滞比较器进行分时控制，达到对多个阈值进行比较且不存在失调影响，同时降低电路设计复杂度、节省成本和提高可靠性的效果。

下面结合附图和具体实施方式对本实用新型作进一步详细说明。

附图说明

图1是本实用新型实施例一的时序控制的迟滞比较器的原理图。

图2是本实用新型实施例二的时序控制的迟滞比较器的原理图。

图3是本实用新型时序控制的迟滞比较器工作的波形图。

图4是本实用新型时序控制的迟滞比较器系统原理图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例的附图，对本实用新型实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于所描述的本实用新型的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

一种时序控制的迟滞比较器实施例一

参见图1，本实用新型涉及的一种时序控制的迟滞比较器，包括：第一时序控制响应晶体管MN15、第二时序控制响应晶体管MN16、第一电流镜电路00、第二电流镜电路10、第三电流镜电路20、偏置电压电路30以及第二级输出电路40。第一时序控制响应晶体管MN15的栅极接入时序控制电路101输出的第二迟滞信号HYS_HB，第二时序控制响应晶体管MN16的栅极接入所述时序控制电路101输出的第一迟滞信号HYS_HA，第一时序控制响应晶体管MN15的漏极通过第一上拉电阻R3接入第一待测模拟信号VO，第二时序控制响应晶体管MN16的漏极通过第二上拉电阻R4接入第二待测模拟信号AC；第一电流镜电路00的第一输入端与第一时序控制响应晶体管MN15的源极连接，其第二输入端与第二时序控制响应晶体管MN16的源极连接，其输出端连接于第一电位VSS；第二电流镜电路10的第一输入端与第一时序控制响应晶体管MN15的漏极连接，其第二输入端与第二时序控制响应晶体管MN16的漏极连接，其第一输出端与第一电流镜电路00的第三输入端连接，其第二输出端与第一电流镜电路00的第四输入端连接；偏置电压电路30的输入端接入第一待测模拟信号VO，其输出端与第一电流镜电路00的第五输入端连接；第二级输出电路40的第一输入端与第二电流镜电路10的第二输出端连接，其第二输入端与第三电流镜电路20的第一输出端连接，其输出端连接于第一电位VSS；第三电流镜电路20的第二输出端与第一电流镜电路00的第六输入端连接，其输入端连接于第二电位VCC，第三电流镜电路20输出比较电平信号VOUTH。

具体的，本实施例第一待测模拟信号VO为基准电压，其值大于0。

具体的，本实施例第二待测模拟信号AC为脉动电压，其值大于0。

具体的，本实施例第一电位VSS为低电位。

具体的，本实施例第二电位VCC为高电位。

在本实施例中，第一上拉电阻R3和第二上拉电阻R4的阻值相等。

具体的，本实施例通过第一上拉电阻R3的电流大小取决于第一待测模拟信号VO。

具体的，本实施例通过第二上拉电阻R4的电流大小取决于第二待测模拟信号AC。

在本实施例中，第二电流镜电路10为Cascode电流镜，用于将第一时序控制响应晶体管MN15的漏极电压和第一时序控制响应晶体管MN16的漏极电压钳位相等。

具体的，本实施例第二电流镜电路10包括第一支路和第二支路，所述第一支路包括第一输入级晶体管MP12和第一输出级晶体管MP14，所述第二支路包括第二输入级晶体管MP13和第二输出级晶体管MP15。第一输入级晶体管MP12的源极为第二电流镜电路10的第一输入端，其漏极与第一输出级晶体管MP14的源极连接，第一输入级晶体管MP12的栅极和第二输入级晶体管MP14的漏极短接，使其源-栅等效为二极管，第二输入级晶体管MP14的漏极为第二电流镜电路10的第一输出端。第一输入级晶体管MP12的栅极与第一输出级晶体管MP13的栅极连接，第一输出级晶体管MP13的源极为第二电流镜电路10的第二输入端，第一输出级晶体管MP13的漏极与第二输出级晶体管MP15的源极连接，第二输出级晶体管MP15的栅极与第一输出级晶体管MP14的栅极连接，第二输出级晶体管MP15的漏极为第二电流镜电路10的第二输出端。

具体的，本实施例通过第一输入级晶体管MP12、第二输入级晶体管MP13、第一输出级晶体管MP14以及第二输出级晶体管MP15的电流均相同，在迟滞比较器翻转时，由于第一输入级晶体管MP12与第二输入级晶体管MP13的钳位作用，第一时序控制响应晶体管MN15的漏极电压和第一时序控制响应晶体管MN16的漏极电压相等。

在本实施例中，偏置电压电路30为第二电流镜电路10提供偏置电压。

具体的，本实施例偏置电压电路30包括偏置电压晶体管MP11，偏置电压晶体管MP11的源极为偏置电压电路30的输入端，其漏极为偏置电压电路30的输出端，偏置电压晶体管MP11漏极短接，使其源-栅等效为二极管，偏置电压晶体管MP11的栅极与第二输出级晶体管MP15的栅极连接，为第一输出级晶体管MP14和第二输出级晶体管MP15提供偏置电压。

具体的，本实施例通过设计偏置电压晶体管MP11的尺寸，使第一输出级晶体管MP14和第二输出级晶体管MP15得到合适的偏置电压。

在本实施例中，第一电流镜电路00为共源共栅电流镜，包括第一晶体管MN11、第二晶体管MN12、第三晶体管MN10和第四晶体管MN13，第一晶体管MN11的漏极与第一时序控制响应晶体管MN15的源极连接，第二晶体管MN11的漏极与第二时序控制响应晶体管MN16的源极连接，第三晶体管MN10的漏极与第二电流镜电路10的第一输出端连接，第四晶体管MN13的漏极与第二电流镜电路10的第二输出端连接。

其中，第一晶体管MN11、第二晶体管MN12、第三晶体管MN10和第四晶体管MN13的尺寸相同。

具体的，本实施例第一电流镜电路00还包括晶体管MN8、晶体管MN9以及晶体管MN14，晶体管MN8的漏极短接，晶体管MN8、晶体管MN9、晶体管MN14、第一晶体管MN11、第二晶体管MN12、第三晶体管MN10以及第四晶体管MN13共源共栅，且共源接第一电位VSS。

其中，晶体管MN9的漏极为第一电流镜电路00的第五输入端。

其中，晶体管MN14的漏极为第一电流镜电路00的第六输入端。

在本实施例中，所述时序控制电路101用于控制迟滞比较器处于关断档位、复位档位或开通档位。

具体的，本实施例第三电流镜电路20为共源共栅电流镜，包括晶体管MP16和晶体管MP17，晶体管MP16的源极和晶体管MP17的源极与第二电位VCC连接，晶体管MP16的栅极与晶体管MP17的栅极连接，晶体管MP17漏极短接，使其源-栅等效为二极管，晶体管MP16的漏极为第三电流镜电路20的第一输出端，晶体管MP17的漏极为第三电流镜电路20的第二输出端。

具体的，本实施例晶体管MP16的漏极输出比较电平信号VOUTH。

具体的，本实施例第二级输出电路40包括晶体管MN17，晶体管MN17的栅极为第二级输出电路40的第一输入端，其漏极为第二级输出电路40的第二输入端，其源极为第二级输出电路40的输出端。

参见图3，在本实施例中，当第一迟滞信号HYS_HA和第二迟滞信号HYS_HB均为低电平时，所述迟滞比较器处于所述关断档位，所述迟滞比较器通过比较第一待测模拟信号VO和第二待测模拟信号AC的电压大小输出比较电平信号VOUTH。

具体的，本实施例当第一迟滞信号HYS_HA和第二迟滞信号HYS_HB均为低电平时，第一时序控制响应晶体管MN15和第二时序控制响应晶体管MN16均处于关断状态。由于第一上拉电阻R3和第二上拉电阻R4的阻值相等，通过它们的电流也相等，因而所述迟滞比较器的关断档阈值为0。此时当第二待测模拟信号AC电压大于第一待测模拟信号VO电压时，比较电平信号VOUTH为低电平；第二待测模拟信号AC电压小于第一待测模拟信号VO电压时，比较电平信号VOUTH为高电平。

在本实施例中，当第一迟滞信号HYS_HA为低电平，第二迟滞信号HYS_HB为高电平时，所述迟滞比较器处于所述复位档位，复位档位的阈值VHT1_H为第一上拉电阻R3阻值与通过第一晶体管MN11的乘积，所述迟滞比较器通过比较第一待测模拟信号VO和第二待测模拟信号AC的压差与复位档位的阈值VHT1_H的大小输出比较电平信号VOUTH。

具体的，本实施例当第一迟滞信号HYS_HA为低电平，第二迟滞信号HYS_HB为高电平时，第一时序控制响应晶体管MN15开通，第二时序控制响应晶体管MN16处于关断状态，此时通过第一上拉电阻R3的电流大于第二上拉电阻R4的电流，由于所述迟滞比较器翻转时第一时序控制响应晶体管MN15的漏极电压等于第二时序控制响应晶体管MN16的漏极电压，因此复位档位的阈值VHT1_H为：

VTH1_H＝VO-AC＝rm*I0

其中，rm为第一上拉电阻R3或第二上拉电阻R4的电阻值，I0为通过第一晶体管MN11的电流。

具体的，本实施例当第一待测模拟信号VO与第二待测模拟信号AC的压差大于复位档位的阈值VHT1_H时，比较电平信号VOUTH为高电平，当第一待测模拟信号VO与第二待测模拟信号AC的电压差值小于复位档阈值VHT1_H时，比较电平信号VOUTH为低电平。

在本实施例中，当第一迟滞信号HYS_HA为高电平，第二迟滞信号HYS_HB为低电平时，所述迟滞比较器处于开通档位，开通档位的阈值VHT1_L为第二上拉电阻阻值R4与通过第二晶体管MN12电流的乘积，所述迟滞比较器通过比较第一待测模拟信号VO和第二待测模拟信号AC的压差与开通档位的阈值VHT1_L的大小输出比较电平信号VOUTH。

具体的，本实施例当第一迟滞信号HYS_HA为高电平，第二迟滞信号HYS_HB为低电平时，第二时序控制响应晶体管MN16开通，第一时序控制响应晶体管MN15关断，此时通过第二上拉电阻R4的电流大于第一上拉电阻R3的电流，由于所述迟滞比较器翻转时第一时序控制响应晶体管MN15的漏极电压等于第二时序控制响应晶体管MN16的漏极电压，因此开通档位的阈值VHT1_L为：

VTH1_L＝AC-VO＝rm*I1

其中，rm为第一上拉电阻R3或第二上拉电阻R4的电阻值，I1为通过第二晶体管MN12的电流。

具体的，本实施例当第一待测模拟信号VO与第二待测模拟信号AC的压差大于开通档位的阈值VHT1_L时，比较电平信号VOUTH为低电平，当第一待测模拟信号VO与第二待测模拟信号AC的电压差值小于复位档阈值VHT1_L时，比较电平信号VOUTH为高电平。

具体的，本实施例时序控制电路101设有逻辑屏蔽，将第一迟滞信号HYS_HA和第二迟滞信号HYS_HB均为高电平的情况进行屏蔽，以防止迟滞比较器100出现新的翻转阈值。

一种时序控制的迟滞比较器实施例二

参见图2，本实用新型涉及的一种时序控制的迟滞比较器，包括：第一时序控制响应晶体管MN8、第二时序控制响应晶体管MN9、第一电流镜电路50、第二电流镜电路60、第三电流镜电路70、偏置电压电路80以及第二级输出电路90。第一时序控制响应晶体管MN8的栅极接入时序控制电路101输出的第二迟滞信号HYS_LB，第二时序控制响应晶体管MN9的栅极接入所述时序控制电路101输出的第一迟滞信号HYS_LA，第一时序控制响应晶体管MN8的源极通过第一上拉电阻R1接入第一待测模拟信号VSS，第二时序控制响应晶体管MN9的源极通过第二上拉电阻R2接入第二待测模拟信号AC；第一电流镜电路50的第一输入端与第一时序控制响应晶体管MN8的漏极连接，其第二输入端与第二时序控制响应晶体管MN9的漏极连接，其输出端连接于第一电位VCC；第二电流镜电路60的第一输入端与第一时序控制响应晶体管MN8的源极连接，其第二输入端与第二时序控制响应晶体管MN9的源极连接，其第一输出端与第一电流镜电路50的第三输入端连接，其第二输出端与第一电流镜电路50的第四输入端连接；偏置电压电路80的输入端接入第一待测模拟信号VSS，其输出端与第一电流镜电路50的第五输入端连接；第二级输出电路90的第一输入端与第二电流镜电路60的第二输出端连接，其第二输入端与第三电流镜电路70的第一输出端连接，其输出端连接于第一电位VCC；第三电流镜电路70的第二输出端与第一电流镜电路50的第六输入端连接，其输入端连接于第二电位VSS，第三电流镜电路70输出比较电平信号VOUTL。

具体的，本实施例第一待测模拟信号VSS为基准电压，其值为0。

具体的，本实施例第二待测模拟信号AC为脉动电压，其值小于0。

具体的，本实施例第一电位VCC为高电位。

具体的，本实施例第二电位VSS为低电位。

在本实施例中，第一上拉电阻R1和第二上拉电阻R2的阻值相等。

具体的，本实施例通过第一上拉电阻R1的电流大小取决于第一待测模拟信号VSS。

具体的，本实施例通过第二上拉电阻R2的电流大小取决于第二待测模拟信号AC。

在本实施例中，第二电流镜电路60为Cascode电流镜，用于将第一时序控制响应晶体管MN8的源极电压和第一时序控制响应晶体管MP2的源极电压钳位相等。

具体的，本实施例第二电流镜电路60包括第一支路和第二支路，所述第一支路包括第一输入级晶体管MN4和第一输出级晶体管MN2，所述第二支路包括第二输入级晶体管MN5和第二输出级晶体管MN3。第一输入级晶体管MN4的源极为第二电流镜电路60的第一输入端，其漏极与第一输出级晶体管MN2的源极连接，第一输入级晶体管MN4的栅极和第二输入级晶体管MN2的漏极短接，使其源-栅等效为二极管，第二输入级晶体管MN2的漏极为第二电流镜电路60的第一输出端。第一输入级晶体管MN4的栅极与第一输出级晶体管MN5的栅极连接，第一输出级晶体管MN5的源极为第二电流镜电路60的第二输入端，第一输出级晶体管MN5的漏极与第二输出级晶体管MN3的源极连接，第二输出级晶体管MN3的栅极与第一输出级晶体管MN2的栅极连接，第二输出级晶体管MN3的漏极为第二电流镜电路60的第二输出端。

具体的，本实施例通过第一输入级晶体管MN4、第二输入级晶体管MN5、第一输出级晶体管MN2以及第二输出级晶体管MN3的电流均相同，在迟滞比较器翻转时，由于第一输入级晶体管MN4与第二输入级晶体管MN5的钳位作用，第一时序控制响应晶体管MN8的源极电压和第一时序控制响应晶体管MP2的源极电压相等。

在本实施例中，偏置电压电路80为第二电流镜电路60提供偏置电压。

具体的，本实施例偏置电压电路80包括偏置电压晶体管MN1，偏置电压晶体管MN1的源极为偏置电压电路80的输入端，其漏极为偏置电压电路80的输出端，偏置电压晶体管MN1漏极短接，使其源-栅等效为二极管，偏置电压晶体管MN1的栅极与第二输出级晶体管MN3的栅极连接，为第一输出级晶体管MN2和第二输出级晶体管MN3提供偏置电压。

具体的，本实施例通过设计偏置电压晶体管MN1的尺寸，使第一输出级晶体管MN2和第二输出级晶体管MN3得到合适的偏置电压。

在本实施例中，第一电流镜电路50为共源共栅电流镜，包括第一晶体管MP4、第二晶体管MP5、第三晶体管MP3和第四晶体管MP6，第一晶体管MP4的漏极与第一时序控制响应晶体管MN8的漏极连接，第二晶体管MP5的漏极与第二时序控制响应晶体管MN9的漏极连接，第三晶体管MP3的漏极与第二电流镜电路60的第一输出端连接，第四晶体管MP6的漏极与第二电流镜电路60的第二输出端连接。

其中，第一晶体管MP4、第二晶体管MP5、第三晶体管MP3和第四晶体管MP6的尺寸相同。

具体的，本实施例第一电流镜电路50还包括晶体管MP1、晶体管MP2以及晶体管MP7，晶体管MP1的漏极短接，晶体管MP1、晶体管MP2、晶体管MP7、第一晶体管MP4、第二晶体管MP5、第三晶体管MP3以及第四晶体管MP6共源共栅，且共源接第一电位VCC。

其中，晶体管MP2的漏极为第一电流镜电路50的第五输入端。

其中，晶体管MP7的漏极为第一电流镜电路50的第六输入端。

在本实施例中，所述时序控制电路101用于控制迟滞比较器处于关断档位、复位档位或开通档位。

具体的，本实施例第三电流镜电路70为共源共栅电流镜，包括晶体管MN6和晶体管MN7，晶体管MN6的源极和晶体管MN7的源极与第二电位VSS连接，晶体管MN6的栅极与晶体管MN7的栅极连接，晶体管MN6漏极短接，使其源-栅等效为二极管，晶体管MN6的漏极为第三电流镜电路70的第一输出端，晶体管MN7的漏极为第三电流镜电路70的第二输出端。

具体的，本实施例晶体管MN7的漏极输出比较电平信号VOUTL。

具体的，本实施例第二级输出电路90包括晶体管MP8，晶体管MP8的栅极为第二级输出电路90的第一输入端，其漏极为第二级输出电路90的第二输入端，其源极为第二级输出电路90的输出端。

参见图3，在本实施例中，当第一迟滞信号HYS_LA和第二迟滞信号HYS_LB均为低电平时，所述迟滞比较器处于所述关断档位，所述迟滞比较器通过比较第一待测模拟信号VO和第二待测模拟信号AC的电压大小输出比较电平信号VOUTL。

具体的，本实施例当第一迟滞信号HYS_LA和第二迟滞信号HYS_LB均为低电平时，第一时序控制响应晶体管MN8和第二时序控制响应晶体管MN9均处于关断状态。由于第一上拉电阻R1和第二上拉电阻R2的阻值相等，通过它们的电流也相等，因而所述迟滞比较器的关断档阈值为0。此时当第二待测模拟信号AC电压大于第一待测模拟信号VSS电压时，比较电平信号VOUTL为高电平；第二待测模拟信号AC电压小于第一待测模拟信号VSS电压时，比较电平信号VOUTL为低电平。

在本实施例中，当第一迟滞信号HYS_LA为低电平，第二迟滞信号HYS_LB为高电平时，所述迟滞比较器处于所述复位档位，复位档位的阈值VHT2_H为第一上拉电阻R1阻值与通过第一晶体管MP4的乘积，所述迟滞比较器通过比较第一待测模拟信号VSS和第二待测模拟信号AC的压差与复位档位的阈值VHT2_H的大小输出比较电平信号VOUTL。

具体的，本实施例当第一迟滞信号HYS_LA为低电平，第二迟滞信号HYS_LB为高电平时，第一时序控制响应晶体管MN8开通，第二时序控制响应晶体管MN9处于关断状态，此时通过第一上拉电阻R1的电流大于第二上拉电阻R2的电流，由于所述迟滞比较器翻转时第一时序控制响应晶体管MN8的源极电压等于第二时序控制响应晶体管MN9的源极电压，因此复位档位的阈值VHT2_H为：

VTH2_H＝AC-VSS＝rn*I3

其中，rn为第一上拉电阻R1或第二上拉电阻R2的电阻值，I3为通过第一晶体管MP4的电流。

具体的，本实施例当第一待测模拟信号VSS与第二待测模拟信号AC的压差大于复位档位的阈值VHT2_H时，比较电平信号VOUTL为高电平，当第一待测模拟信号VSS与第二待测模拟信号AC的电压差值小于复位档阈值VHT2_H时，比较电平信号VOUTL为低电平。

在本实施例中，当第一迟滞信号HYS_LA为高电平，第二迟滞信号HYS_LB为低电平时，所述迟滞比较器处于开通档位，开通档位的阈值VHT2_L为第二上拉电阻阻值R2与通过第二晶体管MP5电流的乘积，所述迟滞比较器通过比较第一待测模拟信号VSS和第二待测模拟信号AC的压差与开通档位的阈值VHT2_L的大小输出比较电平信号VOUTL。

具体的，本实施例当第一迟滞信号HYS_LA为高电平，第二迟滞信号HYS_LB为低电平时，第二时序控制响应晶体管MN9开通，第一时序控制响应晶体管MN8关断，此时通过第二上拉电阻R2的电流大于第一上拉电阻R1的电流，由于所述迟滞比较器翻转时第一时序控制响应晶体管MN8的源极电压等于第二时序控制响应晶体管MN9的源极电压，因此开通档位的阈值VHT2_L为：

VTH2_L＝VSS-AC＝rn*I4

其中，rn为第一上拉电阻R1或第二上拉电阻R2的电阻值，I4为通过第二晶体管MP5的电流。

具体的，本实施例当第一待测模拟信号VSS与第二待测模拟信号AC的压差大于开通档位的阈值VHT2_L时，比较电平信号VOUTL为低电平，当第一待测模拟信号VSS与第二待测模拟信号AC的电压差值小于复位档阈值VHT2_L时，比较电平信号VOUTL为高电平。

具体的，本实施例时序控制电路101设有逻辑屏蔽，将第一迟滞信号HYS_LA和第二迟滞信号HYS_LB均为高电平的情况进行屏蔽，以防止迟滞比较器出现新的翻转阈值。

一种时序控制的迟滞比较器系统实施例

参见图4，本实用新型涉及的一种时序控制的迟滞比较器系统，包括：时序控制电路101、时序控制的迟滞比较器100以及被控器件102，时序控制的迟滞比较器100接入两个待测模拟电压信号(VO，AC)，并输出比较电平信号VOUTH至时序控制电路101，时序控制电路101输出第一迟滞信号HYS_HA和第二迟滞信号HYS_HB返回至时序控制的迟滞比较器100，以控制时序控制的迟滞比较器100处于不同工作档位，时序控制电路101输出开关控制信号HS_ON至被控器件102。

具体的，本实施例时序控制的迟滞比较器系统还包括电源电路103，电源电路103为时序控制电路101和时序控制的迟滞比较器100供电。

具体的，本实施例系统上电时，待测模拟电压信号AC为低电平时，此时时序控制的迟滞比较器100处于复位档位，时序控制电路101输出电平HS_ON为低电平，被控器件102关断。

具体的，本实施例当时序控制的迟滞比较器100的两个输入端压差小于其复位档位的阈值时，时序控制的迟滞比较器100输出电平VOUTH由低变高，时序控制电路101解除关断锁定，并控制时序控制的迟滞比较器100切换为开通档位，时序控制电路101输出电压HS_ON保持低电平。

具体的，本实施例待测模拟电压信号AC逐渐上升时，时序控制的迟滞比较器100的两个输入端压差大于其开通档位的阈值时，时序控制的迟滞比较器100输出电平VOUTH由高变低，此时时序控制电路101输出电平HS_ON由低变高，被控器件102开通，时序控制的迟滞比较器100切换为关断档位。

具体的，本实施例待测模拟电压信号AC逐渐下降时，当时序控制的迟滞比较器100的两个输入端压差小于其关断档位的阈值时，时序控制的迟滞比较器100输出电平VOUTH由低变高，此时时序控制电路101输出电平HS_ON由高变低，被控器件102关断，时序控制的迟滞比较器100切换为复位档位，此时时序控制的迟滞比较器100输出电平VOUTH由高变低，时序控制电路101关断锁定。

具体的，本实施例两个待测模拟电压信号(VO，AC)设有多个不同电压阈值(如开通档位的阈值、复位档位的阈值以及关断档位的阈值等)，多个不同电压阈值通过时序控制电路101进行分时控制。

其中，初始时设定时序控制电路101在某一时序下的默认控制输出信号(第一迟滞信号HYS_HA和第二迟滞信号HYS_HB)，并选取第一迟滞电压阈值，当时序控制的迟滞比较器100输出第一电平的变化触发所述第一迟滞电压阈值时，此时时序控制的迟滞比较器100将所述第一电平输出至时序控制电路101进行锁存；时序控制电路101输出下一个时序的控制输出信号(第一迟滞信号HYS_HA和第二迟滞信号HYS_HB)，并选取第二迟滞电压阈值，当时序控制的迟滞比较器100输出第二电平的变化触发所述第二迟滞电压阈值时，此时时序控制的迟滞比较器100将所述第二电平输出至时序控制电路101进行锁存；时序控制电路101输出下一个时序的控制输出信号(第一迟滞信号HYS_HA和第二迟滞信号HYS_HB)，并选取第三迟滞电压阈值，重复上述过程，直到时序控制的迟滞比较器100将多个不同电压阈值比较结束，此时再返回第一迟滞电压阈值，时序控制的迟滞比较器100进行下一轮的循环比较。

上述实施方式仅为本实用新型的优选实施方式，不能以此来限定本实用新型保护的范围，本领域的技术人员在本实用新型的基础上所做的任何非实质性的变化及替换均属于本实用新型所要求保护的范围。

Claims (10)

1.一种时序控制的迟滞比较器，其特征在于，包括：

第一时序控制响应晶体管、第二时序控制响应晶体管、第一电流镜电路、第二电流镜电路、第三电流镜电路、偏置电压电路以及第二级输出电路；

所述第一时序控制响应晶体管的栅极接入时序控制电路输出的第二迟滞信号，所述第二时序控制响应晶体管的栅极接入所述时序控制电路输出的第一迟滞信号，所述第一时序控制响应晶体管的输入端通过第一上拉电阻接入第一待测模拟信号，所述第二时序控制响应晶体管的输入端通过第二上拉电阻接入第二待测模拟信号；所述第一电流镜电路的第一输入端与所述第一时序控制响应晶体管的输出端连接，其第二输入端与所述第二时序控制响应晶体管的输出端连接，其输出端连接于第一电位；所述第二电流镜电路的第一输入端与所述第一时序控制响应晶体管的输入端连接，其第二输入端与所述第二时序控制响应晶体管的输入端连接，其第一输出端与所述第一电流镜电路的第三输入端连接，其第二输出端与所述第一电流镜电路的第四输入端连接；所述偏置电压电路的输入端接入所述第一待测模拟信号，其输出端与所述第一电流镜电路的第五输入端连接；所述第二级输出电路的第一输入端与所述第二电流镜电路的第二输出端连接，其第二输入端与所述第三电流镜电路的第一输出端连接，其输出端连接于所述第一电位；所述第三电流镜电路的第二输出端与所述第一电流镜电路的第六输入端连接，其输入端连接于第二电位，所述第三电流镜电路输出比较电平信号。

2.根据权利要求1所述的时序控制的迟滞比较器，其特征在于：

所述第一上拉电阻和第二上拉电阻的阻值相等。

3.根据权利要求1所述的时序控制的迟滞比较器，其特征在于：

所述第二电流镜电路为Cascode电流镜，用于将第一时序控制响应晶体管的输入端电压和第二时序控制响应晶体管的输入端电压钳位相等。

4.根据权利要求2所述的时序控制的迟滞比较器，其特征在于：

所述偏置电压电路为所述第二电流镜电路提供偏置电压。

5.根据权利要求1所述的时序控制的迟滞比较器，其特征在于：

所述第一电流镜电路为共源共栅电流镜，包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的漏极与所述第一时序控制响应晶体管连接，所述第二晶体管的漏极与所述第二时序控制响应晶体管连接，所述第三晶体管的漏极与所述第二电流镜电路的第一输出端连接，所述第四晶体管的漏极与所述第二电流镜电路的第二输出端连接。

6.根据权利要求5所述的时序控制的迟滞比较器，其特征在于：

所述时序控制电路用于控制迟滞比较器处于关断档位、复位档位或开通档位。

7.根据权利要求6所述的时序控制的迟滞比较器，其特征在于：

当所述第一迟滞信号和第二迟滞信号均为低电平时，所述迟滞比较器处于所述关断档位，所述迟滞比较器通过比较所述第一待测模拟信号和第二待测模拟信号的电压大小输出所述比较电平信号。

8.根据权利要求6所述的时序控制的迟滞比较器，其特征在于：

当所述第一迟滞信号为低电平，所述第二迟滞信号为高电平时，所述迟滞比较器处于所述复位档位，所述复位档位的阈值为所述第一上拉电阻阻值与通过所述第一晶体管电流的乘积，所述迟滞比较器通过比较所述第一待测模拟信号和第二待测模拟信号的压差与所述复位档位的阈值的大小输出所述比较电平信号。

9.根据权利要求6所述的时序控制的迟滞比较器，其特征在于：

当所述第一迟滞信号为高电平，所述第二迟滞信号为低电平时，所述迟滞比较器处于开通档位，所述开通档位的阈值为所述第二上拉电阻阻值与通过所述第二晶体管电流的乘积，所述迟滞比较器通过比较所述第一待测模拟信号和第二待测模拟信号的压差与所述开通档位的阈值的大小输出所述比较电平信号。

10.一种时序控制的迟滞比较器系统，其特征在于，包括：

时序控制电路、如权利要求1至9任一项所述时序控制的迟滞比较器以及被控器件，所述时序控制的迟滞比较器接入两个待测模拟电压信号，并输出比较电平信号至所述时序控制电路，所述时序控制电路输出第一迟滞信号和第二迟滞信号返回至所述时序控制的迟滞比较器，以控制所述时序控制的迟滞比较器处于不同工作档位，所述时序控制电路输出开关控制信号至所述被控器件。