CN108462485B - 一种延时电路及电子装置 - Google Patents

Abstract

本发明提供一种延时电路及电子装置。该延时电路包括：电流源，所述电流源配置为提供基准电流；第一电流镜和第二电流镜，所述第一电流镜和所述第二电流镜的输入端与所述电流源连接，所述第一电流镜和所述第二电流镜的输出端彼此连接；电容，所述电容设置在所述第一电流镜的输入端和输出端之间；开关元件，所述开关元件配置为控制所述电容的充放电；比较器，所述比较器配置为将所述电容上的电压与基准电压进行比较，并在所述电容上的电压大于所述基准电压时翻转。该延时电路有效降低了对电容的充电电流，可以基于小面积电容实现较大的延迟时间，并且可以实现精确可控的延迟时间增加倍数。该电子装置具有类似的优点。

Description

一种延时电路及电子装置

技术领域

本发明涉及半导体集成电路技术领域，具体而言涉及一种延时电路及电子装置。

背景技术

长延时电路在半导体集成电路中的应用很广泛，例如在系统软启动，看门狗，或者保护功能触发后的延迟处理等领域具有重要的作用，精确的延时电路可以改善集成电路的性能。目前，长延迟电路一般采用电流对电容充电实现，但若需要得到较长的延迟，则需要设计很小的电流和很大的电容，在面积、良率上具有较大的难度，例如需要采用非常小电流的电流镜，由于其较小的过驱动电压，阈值电压造成的失配非常大。因此，设计一款高性能，较好兼容性的长延迟电路，是很有必要的。

图1示出一种长延时电路100，该电路采用BJT的β把偏置电流缩小，为电容放电，从而达到长延时的目的。在图1所示电路中，M2的偏置电流输入到Q1的发射极，而Q1的基极电流为M2偏置电流的1/(1+β)，在开关S从闭合到断开后，C由Q1的基极电流放电。因为基极电流远小于发射极电流，从而实现长延时的目的。然而这种电路最大的问题在于工艺兼容性：电路中必须采用一个BJT，所以只能在BCD等具有BJT的工艺中采用，应用环境受限。而且BJT的β受到温度、偏置电流、工艺偏差等因素的影响相当大，不利于延迟时间精确度的提升。

因此，有必要提出一种面积小、工艺稳定的延时电路，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种延时电路，其包括：

电流源，所述电流源配置为提供基准电流；

第一电流镜和第二电流镜，所述第一电流镜和所述第二电流镜的输入端与所述电流源连接，所述第一电流镜和所述第二电流镜的输出端彼此连接；

电容，所述电容设置在所述第一电流镜的输入端和输出端之间；

开关元件，所述开关元件配置为控制所述电容的充放电；

比较器，所述比较器配置为将所述电容上的电压与基准电压进行比较，并在所述电容上的电压大于所述基准电压时翻转，

其中，所述第一电流镜输出端电流是输入端电流的M倍，所述第二电流镜输出端电流是输入端电流的N倍，M，N为正数，并且M＜N＜2M+1。

进一步地，N等于M+1。

进一步地，所述第一电流镜包括第一晶体管和第二晶体管，所述第二晶体管的宽长比是所述第一晶体管宽长比的M倍；

所述第一晶体管的漏极与所述电流源连接，所述第一晶体管的栅极与所述第一晶体管的漏极以及所述第二晶体管的栅极连接，所述第一晶体管的源极用于与地电压连接；

所述第二晶体管的栅极与所述第一晶体管的栅极连接，所述第二晶体管的源极用于与地电压连接，所述第二晶体管的漏极与所述第二电流镜的输出端连接。

进一步地，所述电容的第一端与所述第二晶体管的漏极连接；

所述电容的第二端与所述第一晶体管和所述第二晶体管的栅极连接。

进一步地，所述开关元件的一端与所述电容的第一端的连接，另一端用于与所述地电压连接。

进一步地，所述比较器的第一输入端与所述电容的第一端连接，所述比较器的第二输入端与所述基准电压连接。

进一步地，所述第二电流镜包括第三晶体管和第四晶体管，所述第四晶体管的宽长比是所述第三晶体管宽长比的N倍；

所述第三晶体管的漏极与所述电流源连接，所述第三晶体管的源极用于与工作电压连接，所述第三晶体管的栅极与所述第三晶体管的漏极以及所述第四晶体管的栅极连接；

所述第四晶体管的栅极与所述第三晶体管的栅极连接，所述第四晶体管的源极用于与所述工作电压连接，所述第四晶体管的漏极与所述第一电流镜的输出端连接。

进一步地，所述第一晶体管和所述第二晶体管为NMOS晶体管，所述第三晶体管和所述第四晶体管为PMOS晶体管。

进一步地，所述开关元件配置为所述延时电路工作时断开，所述延时电路不工作时导通。

本发明提出的延时电路，第二电流镜的输出电流等于基准电流的N倍，第一电流镜的输出电流等于基准电流和电容充电电流的M倍，并且第二电流镜的输出电流等于电容的充电电流和第一电流镜的输出电流之和，因此电容的充电电流等于(N-M)/(M+1)的基准电流，而(N-M)/(M+1)小于1，因此不仅使电容充电电流减小，而且电容充电电流仅与所述第一电流镜和第二电流镜的镜像电流比例以及基准电流相关，因此可以通过控制镜像电流比例来控制电容充电电流，使得电路延时增加倍数精确可控，进而可以基于小面积电容实现较大的延迟时间。

此外，本发明提出的延时电路无需使用BJT(双极性晶体管)等器件，使用MOS晶体管即可实现，因此工艺稳定性好，PVT(工艺、电压、温度)容忍度高。

本发明再一方面提供一种电子装置，其包括本发明提出的延时电路。

本发明提出的电子装置，由于其具有的延时电路有效降低了对电容的充电电流，可以基于小面积电容实现较大的延迟时间，并且可以实现精确可控的延迟时间增加倍数，因此该电子装置具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出目前一种延时电路的示意性电路结构图；

图2示出了根据本发明实施例的延时电路的示意性电路结构图；

图3示出了根据本发明实施例的延时电路和普通延时电路的延时对比图示；

图4示出了根据本发明一实施方式的电子装置的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如背景技术中所述，参考图1现有技术的延时电路受到温度、偏置电流、工艺偏差等因素的影响相当大，不利于延迟时间精确度的提升。本发明基于此提出一种延时电路，包括：

电流源，所述电流源配置为提供基准电流；

第一电流镜和第二电流镜，所述第一电流镜和第二电流镜的输入端与所述电流源连接，所述第一电流镜和第二电流镜的输出端彼此连接；

电容，所述电容设置在所述第一电流镜的输入端和输出端之间；

开关元件，所述开关元件配置为控制所述电容的充放电；

比较器，所述比较器配置将所述电容上的电压与基准电压进行比较，并在所述电容上的电压大于所述基准电压时翻转，

其中，所述第一电流镜输出端电流是输入端电流的M倍，所述第二电流镜输出端电流是输入端电流的N倍，M，N为正数，并且M＜N＜2M+1。

本发明提出的延时电路，第二电流镜的输出电流等于基准电流的N倍，第一电流镜的输出电流等于基准电流和电容充电电流的M倍，并且第二电流镜的输出电流等于电容的充电电流和第一电流镜的输出电流之和，因此电容的充电电流等于(N-M)/(M+1)的基准电流，而(N-M)/(M+1)小于1，因此不仅使电容充电电流减小，而且电容充电电流仅与所述第一电流镜和第二电流镜的镜像电流比例以及基准电流相关，因此可以通过控制镜像电流比例来控制电容充电电流，使得电路延时增加倍数精确可控，进而可以基于小面积电容实现较大的延迟时间。

此外，本发明提出的延时电路无需使用BJT(双极性晶体管)等器件，使用MOS晶体管即可实现，因此工艺稳定性好，PVT(process，voltage，temperature)容忍度高。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

图2示出了根据本发明实施例的延时电路的示意性电路结构图；图3示出了根据本发明实施例的延时电路和普通延时电路的延时对比图示。下面结合图2和图3来对根据本发明实施例的延时电路进行详细描述。

请参照图2，本实施例的延时电路200包括：电流源Ir、第一电流镜和第二电流镜，电容C，开关元件S和比较器COMP。

电流源Ir用于提供基准电流Ir，该基准电流Ir用作第一电流镜和第二电流镜的偏置电流。

第一电流镜包括第一MOS晶体管M1和第二MOS晶体管M2，其中M2的宽长比为M1宽长比的K倍。M1和M2组成电流镜结构，M1的漏极用作第一电流镜的输入端，与电流源Ir连接，M1的源极与地电压GND连接，M1的栅极与M1的漏极以及M2的栅极连接，M2的源极与地电压GND连接，M2的漏极用作第一电流镜的输出端。

第二电流镜包括第三MOS晶体管M3和第四MOS晶体管M4，其中M4的宽长比为M3宽长比的K+1倍。M3和M4组成电流镜结构，M3的漏极用作第二电流镜的输入端，与电流源Ir连接，M3的源极与工作电压VDD连接，M3的栅极与M3的漏极以及M4的栅极连接，M4的源极与工作电压VDD连接，M4的漏极用作第二电流镜的输出端与第一电流镜的输出端，即M2的漏极连接。

在本文所述宽长比指的是MOS晶体管栅极的宽度与长度的比值。

电容C设置在第一电流镜的输入端和输出端之间，具体地，电容C的第一端与M2的漏极连接，第二端与M2和M1的栅极连接。电容C的第一端与比较器COMP的第一输入端，即同相输入端连接，电容C上的电压通过比较器COMP与基准电压Vr进行比较，当电容C上的电压大于基准电压时，比较器COMP输出翻转，即比较器COMP的输出由低电平变为高电平或者由高电平变为低电平。

示例性地，在本实施例中，M1和M2为NMOS晶体管，M3和M4为PMOS晶体管。

开关元件S设置在电容的第一端和地电压GND之间，并在控制信号作用下导通或关闭。当开关元件S导通时，电容C两端与地电压GND连接，电容C的电压为0。当开关S断开时，电容C开始充电，电容C上的电压开始升高，当其高于基准电压时，比较器COMP输出翻转。也即，在本实施例中，示例性地，当需要进行延时时，则控制开关元件S由导通变为断开，当不需要延时则控制开关元件S导通。开关元件S可以采用各种合适的MOS晶体管，例如各种大小的NMOS晶体管，其漏极与电容C的第一端连接，源极与地电压GND连接，栅极与控制信号连接，以在控制信号作用下导通或断开。

比较器COMP的第一输入端(即同相输入端)与电容C的第一端连接，第二输入端(即反相输入端)与基准电压Vr连接。基准电压Vr可以由基准电压源提供。比较器COMP通过比较电容C上的电压和基准电压Vr的大小来输出不同的信号。

本实施例的延时电路200的延时过程以及原理为：当需要延时时，开关元件S由导通变为断开，流过M4的电流I4等于流过电容C的电流Ic和流过M2的电流I2，因此流过M4的电流I4大于流过M2的电流I2，流过M4的电流I4开始为电容C充电，此时流过M1的电流为基准电流Ir和电容C的充电电流Ic，而M1和M2构成电流镜，M3和M4构成电流镜，因此I2＝K(Ir+Ic)，I4＝(K+1)Ir，I4＝Ic和I2，因此K(Ir+Ic)+Ic＝(K+1)Ir，Ic＝Ir/(K+1)，充电电流大大降低。

如图3所示，其示出了根据本发明实施例的延时电路和普通延时电路的延时对比图示，其中曲线1表示直接用Ic为电容充电来延时的电流的延时曲线，曲线2表示，采用本实施例的延时电路的延时曲线，其中基准电流Ir为10uA，电容C为10pF，基准电压为1.2V，由图3可知采用本实施例的延时电路实现了106us的延迟时间，相比直接充电的方案增加了10倍。

可以理解的是，本实施例提供的参数使示例性的，其不对本发明构成限制，本发明可以根据需要采用其他合适参数，例如第一电流镜和第二电流镜的镜像比例不一定为K和K+1，而可以为M和N，只要M＜N＜2M+1即可。

本实施例提出的延时电路，第二电流镜的输出电流略大于第一电流镜的输出电流，因此第二电流镜为电容C提供充电电流，电容C的充电电流又输入第一电流镜的输入端，因此电容C的充电电流经过第一电流镜镜像后成为部分第二电流镜的输出电流，因此电容C的充电电流大大降低，达到了降低电容从C充电电流的目的。

本实施例提出的延时电路采用基于电流镜的电容倍增方案，延迟时间的增加量不再是基于器件参数，而是可以精确控制的电流镜镜像比例，所以此电路的性能不会随温度、工艺、偏置电流变化，结构工艺稳定性好，PVT容忍度高。即，本实施例提出的延时电路有效降低了对电容的充电电流，可以基于小面积电容实现较大的延迟时间，并且可以实现精确可控的延迟时间增加倍数。

实施例二

本发明的再一个实施例提供一种电子装置，包括上述延时电路以及与所述延时电路连接的电子组件。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。

本发明实施例的电子装置，由于其具有的延时电路有效降低了对电容的充电电流，可以基于小面积电容实现较大的延迟时间，并且可以实现精确可控的延迟时间增加倍数，因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种延时电路，其特征在于，包括：

电流源，所述电流源配置为提供基准电流；

第一电流镜和第二电流镜，所述第一电流镜和所述第二电流镜的输入端与所述电流源连接，所述第一电流镜和所述第二电流镜的输出端彼此连接，所述第一电流镜包括第一晶体管和第二晶体管，所述第二晶体管的宽长比是所述第一晶体管宽长比的M倍，所述第一晶体管的漏极与所述电流源连接，所述第一晶体管的栅极与所述第一晶体管的漏极以及所述第二晶体管的栅极连接，所述第一晶体管的源极用于与地电压连接，所述第二晶体管的栅极与所述第一晶体管的栅极连接，所述第二晶体管的源极用于与地电压连接，所述第二晶体管的漏极与所述第二电流镜的输出端连接；

电容，所述电容设置在所述第一电流镜的输入端和输出端之间，所述电容的第一端与所述第二晶体管的漏极连接，所述电容的第二端与所述第一晶体管和所述第二晶体管的栅极连接；

开关元件，所述开关元件配置为控制所述电容的充放电；

比较器，所述比较器配置为将所述电容上的电压与基准电压进行比较，并在所述电容上的电压大于所述基准电压时翻转，

其中，所述第一电流镜输出端电流是输入端电流的M倍，所述第二电流镜输出端电流是输入端电流的N倍，M，N为正数，并且M＜N＜2M+1，电容的充电电流等于(N-M)/(M+1)的基准电流，使电容充电电流减小，通过控制镜像电流比例来控制电容充电电流，使得电路延时增加倍数精确可控。

2.根据权利要求1所述的延时电路，其特征在于，N等于M+1。

3.根据权利要求1所述的延时电路，其特征在于，所述开关元件的一端与所述电容的第一端的连接，另一端用于与所述地电压连接。

4.根据权利要求3所述的延时电路，其特征在于，所述比较器的第一输入端与所述电容的第一端连接，所述比较器的第二输入端与所述基准电压连接。

5.根据权利要求1所述的延时电路，其特征在于，

所述第二电流镜包括第三晶体管和第四晶体管，所述第四晶体管的宽长比是所述第三晶体管宽长比的N倍；

所述第三晶体管的漏极与所述电流源连接，所述第三晶体管的源极用于与工作电压连接，所述第三晶体管的栅极与所述第三晶体管的漏极以及所述第四晶体管的栅极连接；

所述第四晶体管的栅极与所述第三晶体管的栅极连接，所述第四晶体管的源极用于与所述工作电压连接，所述第四晶体管的漏极与所述第一电流镜的输出端连接。

6.根据权利要求5所述的延时电路，其特征在于，所述第一晶体管和所述第二晶体管为NMOS晶体管，所述第三晶体管和所述第四晶体管为PMOS晶体管。

7.根据权利要求1所述的延时电路，其特征在于，所述开关元件配置为所述延时电路工作时断开，所述延时电路不工作时导通。

8.一种电子装置，其特征在于，包括如权利要求1-7中的任意一项所述的延时电路。

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