CN113904663A - 一种延时电路以及芯片 - Google Patents

Abstract

本申请公开了一种延时电路以及芯片，该延时电路包括：电源、片内电路和片外电阻，电源与片内电路连接，用于为片内电路提供第一电压，片外电阻的一端连接片内电路，片外电阻的另一端接地，片外电阻用于调整片内电路的延迟时间。通过上述方式，本申请能够提供一种延时电路，在片内电路工作的过程中，通过增加不同片外电阻，实现片内电路的延迟时间调整，从而灵活设定延迟时间。

Description

一种延时电路以及芯片

技术领域

本申请涉及电路技术领域，特别是涉及一种延时电路以及芯片。

背景技术

随着各种电路的大量运用，芯片外部延时配置应用，被广泛应用于电池管理、工业控制、通信、消费电子等方面，对于这些应用的芯片级实现尤其具有重要意义。

目前市场上，电池管理、工业控制、通信、消费电子等应用中常需要对于不同需求配置不同的延迟时间。而通过片外电容配置延迟时间因为其原理简单，简单易用，得到了广泛应用。传统上常通过给外部配置电容充电，延迟时间往往更片外电容的容值正相关通过选择不同的片外电容就可以灵活的设定延迟时间。

因此，本申请发明人经过长期研究发现，上述在现有相关技术中，高精度的延迟时间设定中，往往电容的容值选择较少，导致某些容值需要通过并联电容的方式才能得到，增加了成本；再者电容的精度差，常见电容一般是±20％的精度，更高精度的电容采购麻烦，成本也高；而且电容自身较大的电压系数和温度系数也会影响延迟时间的精度；并且电容较易损坏产生漏电，此时相当于延时设定失效，某些应用存在安全隐患。

发明内容

本申请提供一种延时电路以及芯片，以解决现有技术中延时电路存在的上述问题。

为解决上述技术问题，本申请采用的第一个技术方案提供一种延时电路，该延时电路包括：电源、片内电路和片外电阻，电源与片内电路连接，用于为片内电路提供第一电压，片外电阻的一端连接片内电路，片外电阻的另一端接地，片外电阻用于调整片内电路的延迟时间。

其中，片内电路包括第一比较器、第一PMOS管、NMOS管，第一比较器的第一输入端接收第一参考电压，第一比较器的第二输入端连接NMOS管的源极，第一比较器的输出端连接NMOS管的栅极，第一PMOS管的源极连接电源，第一PMOS管的栅极和漏极连接，第一PMOS管的漏极和NMOS管的漏极连接，片外电阻的一端连接NMOS管的源极，片外电阻的另一端接地。通过设置第一比较器连接NMOS管，通过第一比较器的输出翻转，来控制NMOS管的接通和断开，从而实现片外电阻的工作与否，进而实现延时电路的精确设置。

其中，片内电路还包括第二比较器、第二PMOS管和片内电容；第二比较器的第一输入端连接第二PMOS管的漏极以及片内电容的一端，第二比较器的第二输入端连接第二参考电压；第二PMOS管的栅极连接第一PMOS管的栅极，第二PMOS管的源极连接电源，片内电容的另一端接地。通过设置第二比较器、第二PMOS管和片内电容，可以提供更为精进的延时电路实现方案，通过将第二比较器的第一输入端连接第二PMOS管的漏极以及片内电容的一端，第二比较器的输出翻转，来控制第二PMOS管的接通和断开，从而实现片内电容的工作与否，进而实现延时电路的精确设置。

其中，第一PMOS管与第二PMOS管，第一比较器与第二比较器，片内电容和片外电阻互为镜像，组成镜像电路；电源为电流源，用于为片内电容充电，以调节电流源的镜像比列或计数的充电次数，从而实现调整片内电路的延迟时间。通过设置第一PMOS管与第二PMOS管，第一比较器与第二比较器，片内电容和片外电阻互为镜像，组成镜像电路，通过调节电流源的镜像比列，可以提升延时电路的调控精度。

其中，在片内电容上的电压大于第一比较器的第一输入端上的电压、第二比较器的第二输入端上的电压时，第一比较器以及第二比较器输出翻转。通过控制第一比较器的第一输入端上的电压、第二比较器的第二输入端上的电压，可以为进一步地调节片内电容上的电压，进而调整延时电路的延迟时间。

其中，第一比较器的第一输入端上的第一参考电压、以及第二比较器的第二输入端上的第二参考电压均为Vref；片外电阻的阻值为R，则延时电路的参考电流为I＝Vref/R；片内电容的容值为C，则延时电路的延迟时间为t＝RC。通过计算测试得到延迟时间的表达公式，从而得到延时电路的延迟时间，进而为设计延时电路的延迟时间得到关联因素，提升可实现性。

更进一地，为解决上述技术问题，本申请采用的第二个技术方案是提供的片内电路至少包括比较器、第一电阻、第二电阻；第一电阻的一端连接电源，第一电阻的另一端连接第二电阻的一端，比较器的第一输入端连接片外电阻的一端，比较器的第二输入端连接第二电阻的一端，第二电阻的另一端接地。

其中，片内电路还包括片内电容和控制开关；片内电容的一端连接电源；片内电容的另一端连接比较器的第一输入端、连接控制开关的一端、且连接片外电阻的一端；控制开关的另一端接地。由于可以设置延时电路中可实现的片内电容的电容值较小，使得在片内电路中设置片内电容，可以在某些应用上实现抗干扰的性能。通过在片内电路里设置控制开关，可以通过比较器控制来控制开关的连通或关断来连通或断开片内电容，从而控制片内电路的延迟时间。

其中，第一电阻与片内电容，第二电阻与控制开关互为镜像，组成镜像电路；电源为电流源，用于为片内电容充电，以调节电流源的镜像比列或计数的充电次数，从而实现调整片内电路的延迟时间。通过设置第一电阻与片内电容，第二电阻与控制开关互为镜像，组成镜像电路，通过调节电流源的镜像比列，可以提升延时电路的调控精度。

为解决上述技术问题，本申请采用的第三个技术方案是提供一种芯片，该芯片包括如第一个技术方案或第二个技术方案的延时电路。

本申请的有益效果是：区别于现有技术，本申请能够提供一种延时电路，在片内电路工作的过程中，通过增加不同片外电阻，实现片内电路的延迟时间调整，避免使用片外电容，并且片外电阻的阻值选择较多，在高精度的延迟时间设定中，采用不同的片外电阻，采购也更容易，更容易达到所需要的精度，从而灵活设定延迟时间，节省生产成本。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是目前延时电路常用的结构示意图；

图2是本申请采用MOS管的结构示意图，其中图2(1)是N沟道的MOS管，图2(2)是P沟道的MOS管；

图3是本申请第一实施例中的延时电路的结构示意图；

图4是本申请第二实施例中的延时电路的结构示意图；

图5是本申请第三实施例中的延时电路的结构示意图；

图6是本申请第四实施例中的延时电路的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例，例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在许多电路领域中，电池管理、工业控制、通信、消费电子等应用中常需要对于不同需求配置不同的延迟时间。而通过片外电容配置延迟时间因为其原理简单，简单易用，得到了广泛应用。

通过给外部配置电容充电，检测片外电容上电压的方式可以获得延迟时间，请参阅图1，图1是目前延时电路常用的结构示意图，例如图1中的电路100，包括电源1、片内电路2以及片外电容3。电源1为片内电路2提供电源，并且片内电路2电连接片外电容3。其中，片内电路2包括比较器21、控制开关22、第一电阻R1、第二电阻R2以及内部电阻R。电源1连接内部电阻R的一端，并且电源1连接第一电阻R1的一端。内部电阻R的另一端连接比较器21的第一输入端、控制开关22的一端以及片外电容3的一端；第一电阻R1的另一端连接第二电阻R2的一端以及比较器21的第二输入端；控制开关22的另一端、片外电容3的另一端、以及第二电阻R2的一端接地。

外部的配置片外电容3和内部电阻R连接，计时开始后，内部下拉控制开关22断开，内部参考电源Vdd通过片内电阻R给外部的片外电容3充电。当片外电容3上的电压V_C大于内部设定的第一电阻R1，第二电阻R2分压后的电压V_R时，比较器21输出翻转。延迟时间t＝RC*ln(1+R2/R1)，通过选择不同的片外电容就可以灵活的设定延迟时间。

然而，在某些应用中需要高精度的延迟时间设定，此外一些保护动作的延时设定，可靠性要求高。在传统方案中，通过片外电容3设定延时，但是电容存在下面几个问题。

一是电容的容值选择较少，某些容值需要通过并联电容的方式才能得到，增加了成本。二是电容的精度差，常见电容一般是±20％的精度，更高精度的电容采购麻烦，成本也高。三是电容自身较大的电压系数和温度系数也会影响延迟时间的精度。最后电容较易损坏产生漏电，此时相当于延时设定失效，某些应用存在安全隐患。

为解决上述技术问题，本申请进一步采用的第一个技术方案提供一种延时电路，请参阅图2至图4，图2是本申请采用MOS管的结构示意图，其中图2(1)是N沟道的MOS管，图2(2)是P沟道的MOS管；图3是本申请第一实施例中的延时电路的结构示意图；图4是本申请第二实施例中的延时电路的结构示意。

该延时电路200包括：电源1、片内电路2和片外电阻R，电源1与片内电路2连接，用于为片内电路2提供第一电压，以趋使片内电路2工作运行，片外电阻R的一端连接片内电路2，片外电阻R的另一端接地，片外电阻R用于调整片内电路2的延迟时间。

因此，本申请实施例在片内电路2工作的过程中，通过增加不同片外电阻R，实现片内电路2的延迟时间调整，避免使用片外电容，并且片外电阻R的阻值选择较多，在高精度的延迟时间设定中，采用不同的片外电阻R，采购也更容易，更容易达到所需要的精度，从而灵活设定延迟时间，节省生产成本。

如图2所示，图2(1)以及图2(2)中，D是漏极，S是源极，G是栅极，中间的箭头表示衬底，如果箭头向里表示是N沟道的MOS管，箭头向外表示是P沟道的MOS管。其中，MOS管学名叫金属-氧化物-半导体场效应管,它是由金属、氧化物和半导体三者叠加在一起而形成的结构。"MOS"是金属(metal)、氧化物(oxide)和半导体(semiconductor)它们的全名英文缩写的简称。

其中，片内电路2包括第一比较器21、第一PMOS管22、NMOS管23，第一比较器21的第一输入端接收第一参考电压Vref，第一比较器21的第二输入端连接NMOS管23的源极，第一比较器21的输出端连接NMOS管23的栅极，第一PMOS管22的源极连接电源，第一PMOS管22的栅极和漏极连接，第一PMOS管22的漏极和NMOS管的漏极连接，片外电阻R的一端连接NMOS管23的源极，片外电阻R的另一端接地。

通过设置第一比较器21连接NMOS管23，通过第一比较器21的输出翻转，来控制NMOS管23的接通和断开，从而实现片外电阻R的工作与否，进而实现延时电路200的精确设置。

其中，片内电路2还包括第二比较器24、第二PMOS管25和片内电容26，其中片内电容26的容值为C；第二比较器24的第一输入端连接第二PMOS管25的漏极以及片内电容26的一端，第二比较器24的第二输入端连接第二参考电压Vref；第二PMOS管25的栅极连接第一PMOS管22的栅极，第二PMOS管25的源极连接电源，片内电容26的另一端接地。

通过设置第二比较器24、第二PMOS管25和片内电容26，可以提供更为精进的延时电路200实现方案，通过将第二比较器24的第一输入端连接第二PMOS管25的漏极以及片内电容26的一端，可以实现第二比较器24的输出翻转，来控制第二PMOS管25的接通和断开，从而实现片内电容26的工作与否，进而实现延时电路200的精确设置。

其中，第一PMOS管22与第二PMOS管25，第一比较器21与第二比较器24，片内电容26和片外电阻R互为镜像，组成镜像电路；电源1为电流源，用于为片内电容26充电，通过调节电流源的镜像比列或计数的充电次数，从而实现调整片内电路2的延迟时间。

因此，通过设置第一PMOS管22与第二PMOS管25，第一比较器21与第二比较器24，片内电容26和片外电阻R互为镜像，组成镜像电路，通过调节电流源的镜像比列，可以提升延时电路2的调控精度。

其中，在片内电容26上的电压大于第一比较器21的第一输入端上的电压、第二比较器24的第二输入端上的电压时，第一比较器21以及第二比较器24输出翻转。

通过控制第一比较器21的第一输入端上的电压、第二比较器24的第二输入端上的电压，可以为进一步地调节片内电容26上的电压，进而调整延时电路2的延迟时间。

其中，第一比较器21的第一输入端上的第一参考电压Vref、以及第二比较器24的第二输入端上的第二参考电压均为Vref；片外电阻的阻值为R，则延时电路200的参考电流为I＝Vref/R；片内电容26的容值为C，则延时电路200的延迟时间为t＝RC。

具体地，如图4所示，外部电阻R和内部的Vref电压Buffer得到一个和外部电阻R相关的参考电流I＝Vref/R，通过电流源镜像给片内电容26充电，当片内电容26上的电压V＝I*t/C大于Vref时，第一比较器21以及第二比较器24输出翻转。根据此时的公式计算得到Vref＝I*t/C，可以得到延时电路200的延迟时间t＝Vref*C/I＝RC。

通过计算测试得到延迟时间的表达公式，从而得到延时电路200的延迟时间，进而为设计延时电路200的延迟时间得到关联因素，提升可实现性。

更进一地，为解决上述技术问题，本申请采用的第二个技术方案提供一种延时电路300，请参阅图5和图6，图5是本申请第三实施例中的延时电路的结构示意图；图6本申请第四实施例中的延时电路的结构示意图。

延时电路300包括：电源1、片内电路2和片外电阻R，电源1与片内电路2连接，用于为片内电路2提供第一电压，以趋使片内电路2工作运行，片外电阻R的一端连接片内电路2，片外电阻R的另一端接地，片外电阻R用于调整片内电路2的延迟时间。

因此，本申请实施例在片内电路2工作的过程中，通过增加不同片外电阻R，实现片内电路2的延迟时间调整，避免使用片外电容，并且片外电阻R的阻值选择较多，在高精度的延迟时间设定中，采用不同的片外电阻R，采购也更容易，更容易达到所需要的精度，从而灵活设定延迟时间，节省生产成本。

其中，片内电路2至少包括比较器21、第一电阻R1、第二电阻R2；第一电阻R1的一端连接电源1，第一电阻R1的另一端连接第二电阻R2的一端，比较器21的第一输入端连接片外电阻R的一端，比较器21的第二输入端连接第二电阻R2的一端，第二电阻R2的另一端接地。

其中，片内电路2还包括片内电容22和控制开关23；片内电容22的一端连接电源；片内电容22的另一端连接比较器21的第一输入端、连接控制开关23的一端、且连接片外电阻R的一端；控制开关23的另一端接地。

由于可以设置延时电路300中可实现的片内电容22的电容值较小，使得在片内电路2中设置片内电容22，可以在某些应用上实现抗干扰的性能。

再者通过在片内电路2里设置控制开关23，可以通过比较器21控制来控制开关23的连通或关断来连通或断开片内电容22，从而控制片内电路2的延迟时间。

其中，第一电阻R1与片内电容22，第二电阻R2与控制开关23互为镜像，组成镜像电路；电源1为电流源，用于为片内电容22充电，以调节电流源的镜像比列或计数的充电次数，从而实现调整片内电路2的延迟时间。

通过设置第一电阻R1与片内电容22，第二电阻R2与控制开关23互为镜像，组成镜像电路，通过调节电流源的镜像比列，可以提升延时电路300的调控精度。

为解决上述技术问题，本申请采用的第三个技术方案是提供一种芯片，该芯片包括如第一个技术方案的延时电路200或300。

具体地，该芯片包括有此延时电路200或300，在片内电路2工作的过程中，通过增加不同片外电阻R，实现片内电路2的延迟时间调整，避免使用片外电容，并且片外电阻R的阻值选择较多，在高精度的延迟时间设定中，采用不同的片外电阻R，采购也更容易，更容易达到所需要的精度，从而灵活设定延迟时间，节省生产成本。

因此，通过芯片管脚设定延时的应用中，采用片外电阻R，内置电容配置延时的方式，因为片外电阻R的成本，精度以及可靠性等远优于电容，提高了延时的精度和可靠性，尤其在一些需要精确延时设定的应用中有积极的意义。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种延时电路，其特征在于，所述延时电路包括电源、片内电路和片外电阻，所述电源与所述片内电路连接，用于为所述片内电路提供第一电压，所述片外电阻的一端连接所述片内电路，所述片外电阻的另一端接地，所述片外电阻用于调整所述片内电路的延迟时间。

2.根据权利要求1所述的延时电路，其特征在于，所述片内电路包括第一比较器、第一PMOS管、NMOS管，所述第一比较器的第一输入端接收第一参考电压，所述第一比较器的第二输入端连接所述NMOS管的源极，所述第一比较器的输出端连接所述NMOS管的栅极，所述第一PMOS管的源极连接所述电源，所述第一PMOS管的栅极和漏极连接，所述第一PMOS管的漏极和所述NMOS管的漏极连接，所述片外电阻的一端连接所述NMOS管的源极，所述片外电阻的另一端接地。

3.根据权利要求2所述的延时电路，其特征在于，所述片内电路还包括第二比较器、第二PMOS管和片内电容；

所述第二比较器的第一输入端连接所述第二PMOS管的漏极以及所述片内电容的一端，所述第二比较器的第二输入端连接第二参考电压；所述第二PMOS管的栅极连接所述第一PMOS管的栅极，所述第二PMOS管的源极连接所述电源，所述片内电容的另一端接地。

4.根据权利要求3所述的延时电路，其特征在于，

所述第一PMOS管与所述第二PMOS管，所述第一比较器与所述第二比较器，所述片内电容和所述片外电阻互为镜像，组成镜像电路；

所述电源为电流源，用于为所述片内电容充电，以调节所述电流源的镜像比列或计数的充电次数，从而实现调整所述片内电路的延迟时间。

5.根据权利要求4所述的延时电路，其特征在于，

在所述片内电容上的电压大于所述第一比较器的第一输入端上的电压、所述第二比较器的第二输入端上的电压时，所述第一比较器以及所述第二比较器输出翻转。

6.根据权利要求5所述的延时电路，其特征在于，

所述第一比较器的第一输入端上的第一参考电压、以及所述第二比较器的第二输入端上的第二参考电压均为Vref；

所述片外电阻的阻值为R，则所述延时电路的参考电流为I＝Vref/R；

所述片内电容的容值为C，则所述延时电路的延迟时间为t＝RC。

7.根据权利要求1所述的延时电路，其特征在于，

所述片内电路至少包括比较器、第一电阻、第二电阻；

所述第一电阻的一端连接电源，所述第一电阻的另一端连接第二电阻的一端，所述比较器的第一输入端连接所述片外电阻的一端，所述比较器的第二输入端连接所述第二电阻的一端，所述第二电阻的另一端接地。

8.根据权利要求7所述的延时电路，其特征在于，

所述片内电路还包括所述片内电容和控制开关；

所述片内电容的一端连接所述电源；

所述片内电容的另一端连接所述比较器的第一输入端、连接所述控制开关的一端、且连接所述片外电阻的一端；

所述控制开关的另一端接地。

9.根据权利要求8所述的延时电路，其特征在于，

所述第一电阻与所述片内电容，所述第二电阻与所述控制开关互为镜像，组成镜像电路；

所述电源为电流源，用于为所述片内电容充电，以调节所述电流源的镜像比列或计数的充电次数，从而实现调整所述片内电路的延迟时间。

10.一种芯片，其特征在于，包括如权利要求1～9任一项所述的延时电路。

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