TWI466436B - 環型振盪器 - Google Patents

環型振盪器 Download PDF

Info

Publication number
TWI466436B
TWI466436B TW100130922A TW100130922A TWI466436B TW I466436 B TWI466436 B TW I466436B TW 100130922 A TW100130922 A TW 100130922A TW 100130922 A TW100130922 A TW 100130922A TW I466436 B TWI466436 B TW I466436B
Authority
TW
Taiwan
Prior art keywords
nmos transistor
pmos transistor
transistor
drain
source
Prior art date
Application number
TW100130922A
Other languages
English (en)
Other versions
TW201310893A (zh
Inventor
Ying Chieh Ho
yu sheng Yang
Chau Chin Su
Original Assignee
Univ Nat Chiao Tung
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Nat Chiao Tung filed Critical Univ Nat Chiao Tung
Priority to TW100130922A priority Critical patent/TWI466436B/zh
Priority to US13/595,247 priority patent/US8754716B2/en
Publication of TW201310893A publication Critical patent/TW201310893A/zh
Application granted granted Critical
Publication of TWI466436B publication Critical patent/TWI466436B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators

Landscapes

  • Pulse Circuits (AREA)
  • Logic Circuits (AREA)

Description

環型振盪器
本發明係關於一種環型振盪器，尤指一種適用於低電壓操作環境下，且仍具有良好的操作速度及線性度的環型振盪器。
近年來、環保、節能的議題越來越受重視，對電子產品而言，可分為兩個方面來討論：對於許多電子產品而言，電池是提供電源的主要來源，因此，我們可以想辦法來延長電池的壽命；其次，我們也可以藉由低功率電路設計的技術，使得電路能在低消耗功率的情況下還能維持電路本身所需達到的效能。如此一來，第二點所述即等同於延長電池的使用期限。因此，低功率消耗電路的設計對於目前許多高精密度的電子產品而言是非常重要的，例如手持式行動通訊產品、或PDA。
另外，由於半導體製程的進步，現在可以將很多功能不同的積體電路(IC)整合在同一顆晶片上，這就是單一系統晶片(System on Chip)的概念，用來取代傳統的印刷電路板(Printed Circuit Board)，使得電子產品的體積及重量大幅的降低。
其中，根據P=fCV2 的理論可知，電路的功率消耗和操作頻率、負載電容、操作電壓有關。因此，想要降低電路的功率消耗，最直接有效的方法就是降低電路的操作電壓，使得整體電路的功率消耗可以達到冪次方的下降，甚至將電路操作在次臨界區(Sub-Threshold Region)下。
在低電壓下操作時，電晶體的臨界電壓(VTH )成為最大的問題。在半導體製程不斷的進步下，電路的操作電壓不斷下降，但電晶體的臨界電壓下降的幅度卻沒有操作電壓來得快。有關電晶體的臨界電壓與操作電壓，請參閱圖1，圖1係電晶體臨界電壓與操作電壓之關係趨勢圖。其中，橫軸係代表操作電壓，而緃軸係代表閘延遲。如圖1所示，當操作電壓降低時，電晶體的閘極/源極電位差(VGS )下降，如此將會造成電晶體的電流下降，對數位電路會造成充放電的時間增加，使電路的操作速度變慢。即如圖1所示之當操作電壓下降時，電晶體之閘延遲卻大幅增加。除了對電路操作速度的影響之外，當電路操作在次臨界區或次臨界區附近的電壓時，整體電路系統對於製程與環境的變異(Process Voltage Temperature Variation)所造成的影響會比傳統一般的電壓操作下來得大，因此，製程的漂移會變得十分劇烈。
綜上所述，在低電壓下操作時的電路主要會面臨到兩個問題：首先是驅動力下降的問題，當操作電壓降低，電晶體閘極-源極電位差(VGS )下降，使電路能夠操作的速度變慢。再者，當電路操作在次臨界區或次臨界區附近的電壓時，系統對於製程與環境的變異所造成的影響會比傳統一般的電壓操作下來得大。
因此，業界需要一種能夠操作在低電壓，仍能維持驅動力及操作速度的振盪器、且能使輸出頻率與控制電壓保有高度的線性度的振盪器電路。
本發明之一目的係在提供一種環型振盪器，俾能操作於低電壓環境下，且仍具有良好的操作速度的環型振盪器。
本發明之另一目的係在提供一種環型振盪器，俾能使輸出頻率與控制電壓具有高度的線性度，進而抑制製程漂移。
為達成上述目的，本發明之環型振盪器包括：N個延遲電路單元，每一此等延遲電路單元係具有一輸入端及一輸出端，N係至少為3；其中，每一此等延遲電路單元係接受一控制電壓，此等延遲電路單元係互相串聯，每一此等延遲電路單元之此輸入端係與相鄰之另一此延遲電路單元之此輸出端電性連接，互相串聯之此等延遲電路單元係形成一迴路。
其中，根據上述說明可知，本發明之環型振盪器係為由至少3個延遲電路單元所串接而成的電路結構。此外，串接在最後一個之延遲電路單元的輸出端係與串接在第一個之延遲電路單元的輸入端電性連接，如此形成前述之迴路結構。再者，上述之延遲電路單元較佳為一靴帶式延遲電路單元。
除此之外，於一第一更佳實施例中，前述之靴帶式延遲電路單元係包含：一第一反相器，此第一反相器係具有一第一輸入節點及一第一輸出節點；一第二反相器，此第二反相器係具有一第二輸入節點及一第二輸出節點；一第一PMOS電晶體，此第一PMOS電晶體之源極係接受此控制電壓；一第一電容，此第一電容之兩端係分別連接至此第一反相器之此第一輸出節點及此第一PMOS電晶體之汲極；一第二PMOS電晶體，此第二PMOS電晶體之閘極係連接至此第一反相器之此第一輸入節點，而此第二PMOS電晶體之源極則連接至此第一PMOS電晶體之汲極；一第一NMOS電晶體，此第一NMOS電晶體之閘極係連接至此第一反相器之此第一輸入節點，而此第一NMOS電晶體之汲極則連接至此第二PMOS電晶體之汲極；一第二NMOS電晶體，此第二NMOS電晶體之源極係接地，而此第二NMOS電晶體之汲極則連接至此第一NMOS電晶體之源極；以及一第二電容，此第二電容之兩端係分別連接至此第二反相器之此第二輸出節點及此第二NMOS電晶體之汲極；其中，此第一輸入節點與此第二輸入節點係互相連接形成此輸入端，而此第一PMOS電晶體之閘極、此第二PMOS電晶體之汲極、此第一NMOS電晶體之汲極、與此第二NMOS電晶體之閘極係互相連接形成此輸出端。
需注意的是，於上述之第一更佳實施例中，此第一反相器及此第二反相器之形式並無限制為何種反相器，但較佳為一CMOS反相器。
再者，於一第二更佳實施例中，前述之靴帶式延遲電路單元係包含：一反相器，此反相器係具有一輸入節點及一輸出節點；一第一PMOS電晶體，此第一PMOS電晶體之源極係接受此控制電壓；一第一NMOS電晶體，此第一NMOS電晶體之汲極係連接至此第一PMOS電晶體之汲極；一第一電容，此第一電容之兩端係分別連接至此輸出節點及此第一NMOS電晶體之源極；一第二NMOS電晶體，此第二NMOS電晶體之源極係接地，而此第二NMOS電晶體之汲極則連接至此第一NMOS電晶體之源極；一第二PMOS電晶體，此第二PMOS電晶體之源極係接受此控制電壓；一第二電容，此第二電容之兩端係分別連接至此輸出節點及此第二PMOS電晶體之汲極；一第三PMOS電晶體，此第三PMOS電晶體之源極係連接至此第二PMOS電晶體之汲極；一第三NMOS電晶體，此第三NMOS電晶體之源極係接地，此第三NMOS電晶體之汲極係連接至此第三PMOS電晶體之汲極；一第四NMOS電晶體，此第四NMOS電晶體之汲極係連接至此第一PMOS電晶體之汲極；以及一第四PMOS電晶體，此第四PMOS電晶體之源極係連接至此第四NMOS電晶體之源極，而此第四PMOS電晶體之汲極係連接至此第三PMOS電晶體之汲極；其中，此第一NMOS電晶體之閘極、此第一PMOS電晶體之閘極、此第三NMOS電晶體之閘極、此第三PMOS電晶體之閘極、此第四NMOS電晶體之閘極、此第四PMOS電晶體之閘極、與此反相器之此輸入節點係互相連接形成此輸入端，而此第四NMOS電晶體之源極與此第四PMOS電晶體之源極係互相連接形成此輸出端。
同樣地，於上述之第二更佳實施例中，此反相器之形式並無限制為何種反相器，但較佳為一CMOS反相器。
此外，於一第三更佳實施例中，前述之靴帶式延遲電路單元係包含：一反相器，此反相器係具有一輸入節點及一輸出節點；一第一PMOS電晶體，此第一PMOS電晶體之源極係接受此控制電壓；一第二PMOS電晶體，此第二PMOS電晶體之源極係連接至此第一PMOS電晶體之閘極，此第二PMOS電晶體之閘極係連接至此反相器之此輸入節點；一第一NMOS電晶體，此第一NMOS電晶體之汲極係連接至此第一PMOS電晶體之閘極，此第一NMOS電晶體之閘極係連接至此反相器之此輸入節點；一第二NMOS電晶體，此第二NMOS電晶體之源極係接地，此第二NMOS電晶體之汲極係連接至此第一NMOS電晶體之源極，此第二NMOS電晶體之閘極係連接至此反相器之此輸出節點；一第一電容，此第一電容之兩端係分別連接至此反相器之此輸出節點及此第二NMOS電晶體之閘極；一第二電容，此第二電容之兩端係分別連接至此反相器之此輸出節點及此第二PMOS電晶體之汲極；一第三PMOS電晶體，此第三PMOS電晶體之源極係接地，此第三PMOS電晶體之閘極係連接至此反相器之此輸出節點；一第四PMOS電晶體，此第四PMOS電晶體之源極係連接至此第三PMOS電晶體之汲極，此第四PMOS電晶體之閘極係連接至此反相器之此輸入節點；一第三NMOS電晶體，此第三NMOS電晶體之源極係連接至此第四PMOS電晶體之汲極，此第三NMOS電晶體之閘極係連接至此反相器之此輸入節點；一第四NMOS電晶體，此第四NMOS電晶體之源極係接地，此第四NMOS電晶體之閘極係連接至此第三NMOS電晶體之源極，此第四NMOS電晶體之汲極係連接至此第三NMOS電晶體之汲極；一第三電容，此第三電容之兩端係分別連接至此反相器之此輸出節點及此第三NMOS電晶體之汲極；一第四電容，此第四電容之兩端係分別連接至此反相器之此輸出節點及此第三PMOS電晶體之汲極；一第五PMOS電晶體，此第五PMOS電晶體之源極係連接至此第一PMOS電晶體之汲極；以及一第五NMOS電晶體，此第五NMOS電晶體之汲極係連接至此第四NMOS電晶體之汲極；其中，此第五PMOS電晶體之閘極與此第五NMOS電晶體之閘極係互相連接形成此輸入端，而此第五PMOS電晶體之汲極與此第五NMOS電晶體之源極係互相連接形成此輸出端。
此外，值得注意的是，如前所述N係至少為3，意即至少使用3個延遲電路單元。再者，N的上限數目並無限。而前述之控制電壓係無限制，然而，控制電壓較佳之範圍可為一般元件之操作電壓至次臨界電壓。
以下係藉由特定的具體實施例說明本發明之實施方式，熟習此技藝之人士可由本說明書所揭示之內容輕易地了解本發明之其他優點與功效。此外，本發明亦可藉由其他不同的具體實施例加以施行或應用，且本說明書中的各項細節亦可基於不同觀點與應用，而在不悖離本發明之精神下進行各種修飾與變更。
實施例1
請參閱圖2。圖2係本發明之環型振盪器之示意圖。如圖2所示，本發明第一實施例之環型振盪器係使用3個延遲電路單元21、22、23環型連接而成，而此環型振盪器並有三個節點V21 、V22 、V23 。再者，每一個延遲電路單元係接受一控制電壓Vctrl 。此外，如圖2所示，3個延遲電路單元21、22、23係互相串聯，而需注意的是，延遲電路單元21之輸入端係與延遲電路單元23之輸出端互相連接形成節點V23 ，延遲電路單元22之輸入端係與延遲電路單元21之輸出端互相連接形成節點V21 ，延遲電路單元23之輸入端係與延遲電路單元22之輸出端互相連接形成節點V22 ，如此便形成如圖2所示之環型迴路。再者，延遲電路單元的使用個數並無限制，但必須至少為3。
除此之外，於本發明第一實施例之環型振盪器中，係使用門檻電壓約為0.3V的製程元件，故控制電壓Vctrl 的範圍係介於0.2至0.6V之間。再者，於本發明第一實施例之環型振盪器中，延遲電路單元21、22、23係為一靴帶式延遲電路單元。
再者，前述之靴帶式延遲電路單元之電路架構請參閱圖3。圖3係本發明第一實施例之環型振盪器中所用之靴帶式延遲電路單元之電路架構示意圖。如圖3所示，本發明第一實施例之環型振盪器中所用之靴帶式延遲電路單元係包含：一第一反相器31、一第二反相器32、一第一PMOS電晶體33、一第一電容34、一第二PMOS電晶體35、一第一NMOS電晶體36、一第二NMOS電晶體37、以及一第二電容38。
其中，第一反相器31係具有一第一輸入節點31a及一第一輸出節點31b；而第二反相器32係具有一第二輸入節點32a及一第二輸出節點32b。再者，第一PMOS電晶體33之源極係接受此控制電壓Vctrl ；而第一電容34之兩端係分別連接至第一反相器31之第一輸出節點31b及此第一PMOS電晶體33之汲極。
接著，第二PMOS電晶體35之閘極則連接至第一反相器31之此第一輸入節點31a，第二PMOS電晶體35之源極則連接至此第一PMOS電晶體33之汲極。再者，第一NMOS電晶體36之閘極係連接至第一反相器31之第一輸入節點31a，而第一NMOS電晶體36之汲極則連接至第二PMOS電晶體35之汲極。此外，第二NMOS電晶體37之源極係接地，而第二NMOS電晶體37之汲極則連接至第一NMOS電晶體36之源極。
最後，第二電容38之兩端係分別連接至第二反相器32之第二輸出節點32b及第二NMOS電晶體37之汲極。其中，第一輸入節點31a與第二輸入節點32b係互相連接形成一輸入端VIN (由前述說明與圖示可知，排序在此串聯電路結構下的第一個靴帶式延遲電路單元的輸入端VIN 即對應於V23 )，而第一PMOS電晶體33之閘極、第二PMOS電晶體35之汲極、第一NMOS電晶體36之汲極、與第二NMOS電晶體37之閘極係互相連接形成一輸出端VOUT (由前述說明與圖示可知，排序在此串聯電路結構下的最後一個靴帶式延遲電路單元的輸出端VOUT 即對應於V23 )。
以下將詳述本發明第一實施例之環型振盪器的運作方式：
當輸入端VIN 之輸入信號從Vctrl 下降至0V時，第一反相器31之第一輸出節點31b電壓會由0V上升至Vctrl ，上升邊緣經過第一電容34，使節點VBH 的電壓從Vctrl 上升至2Vctrl 。此時，第二PMOS電晶體35所的開關會被打開，因而形成一個充電電流對輸出端VOUT 的寄生電容充電，使輸出端VOUT 的輸出電壓上升至2Vctrl ，而增強對下一級電路的放電能力。於此同時，第二NMOS電晶體37會被打開，並對節點VBL 進行預放電的動作，使節點VBL 的電壓回復至0V。
而當輸入端VIN 之輸入信號從0V上升至Vctrl 時，第二反相器32的第二輸出節點32b電壓會由Vctrl 下降至0V，下降邊緣經過第二電容38，使節點VBL 的電壓會從0V下降至-Vctrl 。如此使得輸出端VOUT 的電壓被放電至-Vctrl ，而增強對下一級的充電能力。而此時第一PMOS電晶體33會被打開，對節點VBH 作預充電的動作，使節點VBH 的電壓回復至Vctrl 。
因此，值得注意的是，圖2中每一個節點V21 、V22 、V23 上的電壓訊號皆為升壓過後的訊號，電壓訊號為2Vctrl 至-Vclrl 的擺幅訊號，如此即可增加電路的驅動能力。
請再參閱圖6，圖6係本發明之環型振盪器之輸出頻率與控制電壓關係圖。其中，橫軸係代表控制電壓，而緃軸係代表輸出頻率。由圖6可看出本發明之環型振盪器在低操作電壓下，不論在何種製程漂移下(FF製程漂移、TT製程漂移、SS製程漂移)，本發明之環型振盪器的輸出頻率與控制電壓保有高度的線性度。
根據上述說明與圖示，本發明之環型振盪器利係用閘極升壓的方式，且每一延遲單元經升壓過後係提供2Vctrl 到-Vctrl 的大擺幅，使得每一延遲單元無論在控制電壓高於或低於門檻電壓時，皆可操作在三極區(triode region)。因此，本發明之環型振盪器係具有良好的操作速度，且本發明之環型振盪器的輸出頻率與控制電壓保有高度的線性度。
實施例2
本發明第二實施例之環型振盪器係與本發明第一實施例之環型振盪器相似，其差異係僅在於靴帶式延遲電路單元的電路架構不同。請參閱圖4，圖4係本發明第二實施例之環型振盪器中所用之靴帶式延遲電路單元之電路架構示意圖。
如圖4所示，本發明第二實施例之環型振盪器中所用之靴帶式延遲電路單元係包含：一反相器401、一第一PMOS電晶體402、一第一NMOS電晶體403、一第一電容404、一第二NMOS電晶體405、一第二PMOS電晶體406、一第二電容407、一第三PMOS電晶體408、一第三NMOS電晶體409、一第四NMOS電晶體410、及一第四PMOS電晶體411。
其中，反相器401係具有一輸入節點401a及一輸出節點401b。再者，第一PMOS電晶體402之源極係接受此控制電壓Vctrl ；而第一NMOS電晶體403之汲極係連接至第一PMOS電晶體402之汲極。此外，第一電容404之兩端係分別連接至輸出節點401b及第一NMOS電晶體403之源極。
接著，第二NMOS電晶體405之汲極則連接至第一NMOS電晶體403之源極；而第二PMOS電晶體406之源極係接受此控制電壓Vctrl 。再者，第二電容407之兩端係分別連接至輸出節點401b及第二PMOS電晶體406之汲極。此外，第三PMOS電晶體408之源極係連接至第二PMOS電晶體406之汲極，而第三NMOS電晶體409之源極係接地，且第三NMOS電晶體409之汲極係連接至第三PMOS電晶體408之汲極。
最後，第四NMOS電晶體410之汲極係連接至此第一PMOS電晶體402之汲極；而第四PMOS電晶體411之源極係連接至第四NMOS電晶體410之源極，且第四PMOS電晶體411之汲極係連接至第三PMOS電晶體408之汲極；其中，第一NMOS電晶體403之閘極、第一PMOS電晶體402之閘極、第三NMOS電晶體409之閘極、第三PMOS電晶體408之閘極、第四NMOS電晶體410之閘極、第四PMOS電晶體411之閘極、與此反相器401之輸入節點401a係互相連接形成一輸入端VIN (由前述說明與圖示可知，排序在此串聯電路結構下的第一個靴帶式延遲電路單元的輸入端VIN 即對應於V23 )，而第四NMOS電晶體410之源極與第四PMOS電晶體411之源極係互相連接形成一輸出端VOUT (由前述說明與圖示可知，排序在此串聯電路結構下的最後一個靴帶式延遲電路單元的輸出端VOUT 即對應於V23 )。
由於本發明第二實施例之環型振盪器與本發明第一實施例之差異僅在於靴帶式延遲電路單元的電路架構不同，因此於本發明第二實施例中僅描述第二實施例所用之靴帶式延遲電路單元的電路架構，其原理與功效便不再贅述。
實施例3
本發明第三實施例之環型振盪器係與本發明第一實施例之環型振盪器相似，其差異係僅在於靴帶式延遲電路單元的電路架構不同。請參閱圖5，圖5係本發明第三實施例之環型振盪器中所用之靴帶式延遲電路單元之電路架構示意圖。
如圖5所示，本發明第三實施例之環型振盪器中所用之靴帶式延遲電路單元係包含：一反相器501、一第一PMOS電晶體502、一第二PMOS電晶體503、一第一NMOS電晶體504、一第二NMOS電晶體505、一第一電容506、一第二電容507、一第三PMOS電晶體508、一第四PMOS電晶體509、一第三NMOS電晶體510、一第四NMOS電晶體511、一第三電容512、一第四電容513、一第五PMOS電晶514、及一第五NMOS電晶體515。
其中，反相器501係具有一輸入節點501a及一輸出節點501b，而第一PMOS電晶體502之源極係接受此控制電壓Vctrl 。再者，第二PMOS電晶體503之源極係連接至第一PMOS電晶體502之閘極，而第二PMOS電晶體503之閘極係連接至反相器501之輸入節點501a。此外，第一NMOS電晶體504之汲極係連接至第一PMOS電晶體502之閘極，而第一NMOS電晶體504之閘極係連接至反相器501之此輸入節點501a。
接著，第二NMOS電晶體505之源極係接地，而第二NMOS電晶體505之汲極係連接至第一NMOS電晶體504之源極，且第二NMOS電晶體504之閘極係連接至反相器501之此輸出節點501a。再者，第一電容506之兩端係分別連接至反相器501之輸出節點501b及第二NMOS電晶體505之閘極；第二電容之兩端係分別連接至反相器501之此輸出節點501b及第二PMOS電晶體503之汲極。
除此之外，第三PMOS電晶體508之源極係接地，而第三PMOS電晶體506之閘極係連接至反相器501之輸出節點501b，第四PMOS電晶體509之源極係連接至第三PMOS電晶體508之汲極，而第四PMOS電晶體509之閘極係連接至反相器501之此輸入節點501a。再者，第三NMOS電晶體510之源極係連接至第四PMOS電晶體509之汲極，且第三NMOS電晶體510之閘極係連接至反相器501之輸入節點501a。第四NMOS電晶體511之源極係接地，而第四NMOS電晶體511之閘極係連接至第三NMOS電晶體510之源極，且第四NMOS電晶體511之汲極係連接至第三NMOS電晶體510之汲極。
其中，第三電容512之兩端係分別連接至反相器501之輸出節點501b及第三NMOS電晶體510之汲極，而第四電容513之兩端係分別連接至反相器501之輸出節點501b及第三PMOS電晶體508之汲極。
最後，第五PMOS電晶體514之源極係連接至第一PMOS電晶體502之汲極；第五NMOS電晶體515之汲極係連接至第四NMOS電晶體511之汲極。其中，第五PMOS電晶體514之閘極與第五NMOS電晶體515之閘極係互相連接形成一輸入端VIN (由前述說明與圖示可知，排序在此串聯電路結構下的第一個靴帶式延遲電路單元的輸入端VIN 即對應於V23 )，而第五PMOS電晶體514之汲極與第五NMOS電晶體515之源極係互相連接形成一輸出端VOUT (由前述說明與圖示可知，排序在此串聯電路結構下的最後一個靴帶式延遲電路單元的輸出端VOUT 即對應於V23 )。
由於本發明第三實施例之環型振盪器與本發明第一實施例之差異僅在於靴帶式延遲電路單元的電路架構不同，因此於本發明第三實施例中僅描述第三實施例所用之靴帶式延遲電路單元的電路架構，其原理與功效便不再贅述。
綜上所述，於本發明所提供之環型振盪器中，由於每一級靴帶式延遲電路單元的輸入與輸出電壓被抬升至2VCtrl 及-VCtrl ，使得每顆電晶體可以遠離次臨界區的操作，因此可以得到良好的輸出頻率與控製電壓的線性度，而且受到製程變異的影響也較傳統的架構來得小。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
21、22、23．．．延遲電路單元
V21 、V22 、V23 ．．．節點
Vctrl ．．．控制電壓
31．．．第一反相器
32．．．第二反相器
33．．．第一PMOS電晶體
34．．．第一電容
35．．．第二PMOS電晶體
36．．．第一NMOS電晶體
37．．．第二NMOS電晶體
38．．．第二電容
31a．．．第一輸入節點
31b．．．第一輸出節點
32a．．．第二輸入節點
32b．．．第二輸出節點
VIN ．．．輸入端
VOUT ．．．輸出端
VBH 、VBL ．．．節點
401．．．反相器
402．．．第一PMOS電晶體
403．．．第一NMOS電晶體
404．．．第一電容
405．．．第二NMOS電晶體
406．．．第二PMOS電晶體
407．．．第二電容
408．．．第三PMOS電晶體
409．．．第三NMOS電晶體
410．．．第四NMOS電晶體
411．．．第四PMOS電晶體
401a．．．輸入節點
401b．．．輸出節點
501．．．反相器
502．．．第一PMOS電晶體
503．．．第二PMOS電晶體
504．．．第一NMOS電晶體
505．．．第二NMOS電晶體
506．．．第一電容
507．．．第二電容
508．．．第三PMOS電晶體
509．．．第四PMOS電晶體
510．．．第三NMOS電晶體
511．．．第四NMOS電晶體
512．．．第三電容
513．．．第四電容
514．．．第五PMOS電晶
515．．．第五NMOS電晶體
501a．．．輸入節點
501b．．．輸出節點
圖1係電晶體臨界電壓與操作電壓之關係趨勢圖。
圖2係本發明之環型振盪器之示意圖。
圖3係本發明第一實施例之環型振盪器中所用之靴帶式延遲電路單元之電路架構示意圖。
圖4係本發明第二實施例之環型振盪器中所用之靴帶式延遲電路單元之電路架構示意圖。
圖5係本發明第三實施例之環型振盪器中所用之靴帶式延遲電路單元之電路架構示意圖。
圖6係本發明之環型振盪器之輸出頻率與控制電壓關係圖。
21、22、23．．．延遲電路單元
V21 、V22 、V23 ．．．節點
Vctrl ．．．控制電壓

Claims (6)

  1. 一種環型振盪器，包括：N個延遲電路單元，每一該等延遲電路單元係具有一輸入端及一輸出端，N係至少為3；其中，每一該等延遲電路單元係接受一控制電壓，該等延遲電路單元係互相串聯，每一該等延遲電路單元之該輸入端係與相鄰之另一該延遲電路單元之該輸出端電性連接，互相串聯之該等延遲電路單元係形成一迴路；其中，每一該等延遲電路單元係為一靴帶式延遲電路單元，每一該等延遲電路單元輸出一電壓訊號為2Vctrl至(-Vctrl)的擺幅訊號，其中Vctrl係控制訊號。
  2. 如申請專利範圍第1項所述之環型振盪器，其中，該靴帶式延遲電路單元係包含：一第一反相器，該第一反相器係具有一第一輸入節點及一第一輸出節點；一第二反相器，該第二反相器係具有一第二輸入節點及一第二輸出節點；一第一PMOS電晶體，該第一PMOS電晶體之源極係接受該控制電壓；一第一電容，該第一電容之兩端係分別連接至該第一反相器之該第一輸出節點及該第一PMOS電晶體之汲極；一第二PMOS電晶體，該第二PMOS電晶體之閘極係連接至該第一反相器之該第一輸入節點，而該第二PMOS電晶體之源極則連接至該第一PMOS電晶體之汲極； 一第一NMOS電晶體，該第一NMOS電晶體之閘極係連接至該第一反相器之該第一輸入節點，而該第一NMOS電晶體之汲極則連接至該第二PMOS電晶體之汲極；一第二NMOS電晶體，該第二NMOS電晶體之源極係接地，而該第二NMOS電晶體之汲極則連接至該第一NMOS電晶體之源極；以及一第二電容，該第二電容之兩端係分別連接至該第二反相器之該第二輸出節點及該第二NMOS電晶體之汲極；其中，該第一輸入節點與該第二輸入節點係互相連接形成該輸入端，而該第一PMOS電晶體之閘極、該第二PMOS電晶體之汲極、該第一NMOS電晶體之汲極、與該第二NMOS電晶體之閘極係互相連接形成該輸出端。
  3. 如申請專利範圍第2項所述之環型振盪器，其中，該第一反相器及該第二反相器係為一CMOS反相器。
  4. 如申請專利範圍第1項所述之環型振盪器，其中，該靴帶式延遲電路單元係包含：一反相器，該反相器係具有一輸入節點及一輸出節點；一第一PMOS電晶體，該第一PMOS電晶體之源極係接受該控制電壓；一第一NMOS電晶體，該第一NMOS電晶體之汲極係連接至該第一PMOS電晶體之汲極；一第一電容，該第一電容之兩端係分別連接至該輸出節點及該第一NMOS電晶體之源極； 一第二NMOS電晶體，該第二NMOS電晶體之源極係接地，而該第二NMOS電晶體之汲極則連接至該第一NMOS電晶體之源極；一第二PMOS電晶體，該第二PMOS電晶體之源極係接受該控制電壓；一第二電容，該第二電容之兩端係分別連接至該輸出節點及該第二PMOS電晶體之汲極；一第三PMOS電晶體，該第三PMOS電晶體之源極係連接至該第二PMOS電晶體之汲極；一第三NMOS電晶體，該第三NMOS電晶體之源極係接地，該第三NMOS電晶體之汲極係連接至該第三PMOS電晶體之汲極；一第四NMOS電晶體，該第四NMOS電晶體之汲極係連接至該第一PMOS電晶體之汲極；以及一第四PMOS電晶體，該第四PMOS電晶體之源極係連接至該第四NMOS電晶體之源極，而該第四PMOS電晶體之汲極係連接至該第三PMOS電晶體之汲極；其中，該第一NMOS電晶體之閘極、該第一PMOS電晶體之閘極、該第三NMOS電晶體之閘極、該第三PMOS電晶體之閘極、該第四NMOS電晶體之閘極、該第四PMOS電晶體之閘極、與該反相器之該輸入節點係互相連接形成該輸入端，而該第四NMOS電晶體之源極與該第四PMOS電晶體之源極係互相連接形成該輸出端。
  5. 如申請專利範圍第4項所述之環型振盪器，其中，該反相器係為一CMOS反相器。
  6. 如申請專利範圍第1項所述之環型振盪器，其中，該靴帶式延遲電路單元係包含：一反相器，該反相器係具有一輸入節點及一輸出節點；一第一PMOS電晶體，該第一PMOS電晶體之源極係接受該控制電壓；一第二PMOS電晶體，該第二PMOS電晶體之源極係連接至該第一PMOS電晶體之閘極，該第二PMOS電晶體之閘極係連接至該反相器之該輸入節點；一第一NMOS電晶體，該第一NMOS電晶體之汲極係連接至該第一PMOS電晶體之閘極，該第一NMOS電晶體之閘極係連接至該反相器之該輸入節點；一第二NMOS電晶體，該第二NMOS電晶體之源極係接地，該第二NMOS電晶體之汲極係連接至該第一NMOS電晶體之源極，該第二NMOS電晶體之閘極係連接至該反相器之該輸出節點；一第一電容，該第一電容之兩端係分別連接至該反相器之該輸出節點及該第二NMOS電晶體之閘極；一第二電容，該第二電容之兩端係分別連接至該反相器之該輸出節點及該第二PMOS電晶體之汲極；一第三PMOS電晶體，該第三PMOS電晶體之源極係接地，該第三PMOS電晶體之閘極係連接至該反相器之該輸出節點； 一第四PMOS電晶體，該第四PMOS電晶體之源極係連接至該第三PMOS電晶體之汲極，該第四PMOS電晶體之閘極係連接至該反相器之該輸入節點；一第三NMOS電晶體，該第三NMOS電晶體之源極係連接至該第四PMOS電晶體之汲極，該第三NMOS電晶體之閘極係連接至該反相器之該輸入節點；一第四NMOS電晶體，該第四NMOS電晶體之源極係接地，該第四NMOS電晶體之閘極係連接至該第三NMOS電晶體之源極，該第四NMOS電晶體之汲極係連接至該第三NMOS電晶體之汲極；一第三電容，該第三電容之兩端係分別連接至該反相器之該輸出節點及該第三NMOS電晶體之汲極；一第四電容，該第四電容之兩端係分別連接至該反相器之該輸出節點及該第三PMOS電晶體之汲極；一第五PMOS電晶體，該第五PMOS電晶體之源極係連接至該第一PMOS電晶體之汲極；以及一第五NMOS電晶體，該第五NMOS電晶體之汲極係連接至該第四NMOS電晶體之汲極；其中，該第五PMOS電晶體之閘極與該第五NMOS電晶體之閘極係互相連接形成該輸入端，而該第五PMOS電晶體之汲極與該第五NMOS電晶體之源極係互相連接形成該輸出端。
TW100130922A 2011-08-29 2011-08-29 環型振盪器 TWI466436B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100130922A TWI466436B (zh) 2011-08-29 2011-08-29 環型振盪器
US13/595,247 US8754716B2 (en) 2011-08-29 2012-08-27 Ring oscillator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100130922A TWI466436B (zh) 2011-08-29 2011-08-29 環型振盪器

Publications (2)

Publication Number Publication Date
TW201310893A TW201310893A (zh) 2013-03-01
TWI466436B true TWI466436B (zh) 2014-12-21

Family

ID=47742818

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100130922A TWI466436B (zh) 2011-08-29 2011-08-29 環型振盪器

Country Status (2)

Country Link
US (1) US8754716B2 (zh)
TW (1) TWI466436B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111769832B (zh) * 2020-06-28 2024-04-16 天津大学 一种自适应环形振荡器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072372A (en) * 1997-11-07 2000-06-06 Oki Electric Industry Co., Ltd. Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit
TWI329976B (en) * 2004-06-01 2010-09-01 Rohm Co Ltd Oscillator
TWI339014B (en) * 2003-05-28 2011-03-11 Rohm Co Ltd Oscillation circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072372A (en) * 1997-11-07 2000-06-06 Oki Electric Industry Co., Ltd. Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit
TWI339014B (en) * 2003-05-28 2011-03-11 Rohm Co Ltd Oscillation circuit
TWI329976B (en) * 2004-06-01 2010-09-01 Rohm Co Ltd Oscillator

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Swee Yew Choe, et al., "A 1V Bootstrapped CMOS Digital Logic Family" Solid-State Circuits Conference, 1997. ESSCIRC '97. Proceedings of the 23rd European, pages 352-355 *

Also Published As

Publication number Publication date
TW201310893A (zh) 2013-03-01
US20130049874A1 (en) 2013-02-28
US8754716B2 (en) 2014-06-17

Similar Documents

Publication Publication Date Title
US7176740B2 (en) Level conversion circuit
US20160267864A1 (en) Gate driver circuit basing on igzo process
CN101154941B (zh) 一种用于减少功率消耗的电平偏移电路
US7482845B2 (en) Output buffer circuit
US10425065B2 (en) High-speed low-power-consumption trigger
KR20170030601A (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
KR20170030604A (ko) 자기보상 기능을 구비하는 게이트 전극 구동회로
TWI447896B (zh) 靜電防護電路
JP2012063810A (ja) 電源回路
US20080258770A1 (en) Single Threshold and Single Conductivity Type Logic
CN111934657B (zh) 一种低功耗上电复位和掉电复位电路
US8803591B1 (en) MOS transistor with forward bulk-biasing circuit
US7471122B2 (en) Shift register
US10116299B2 (en) Power-on reset circuit
US8907701B2 (en) CMOS differential logic circuit using voltage boosting technique
US10903822B2 (en) Integrated oscillator
US7649406B2 (en) Short-circuit charge-sharing technique for integrated circuit devices
KR20090104362A (ko) 인버터 회로
TWI466436B (zh) 環型振盪器
US8736311B2 (en) Semiconductor integrated circuit
CN108111150B (zh) 上电复位电路及集成电路和eeprom系统
US9362819B1 (en) Single capacitor, controlled output, inverter based positive/negative charge pump
Moghaddam et al. A Low-Voltage Single-Supply Level Converter for Sub-VTH/Super-VTH Operation: 0. 3V to 1. 2V
ITTO20010531A1 (it) Buffer di uscita per una memoria non volatile con controllo dello slew rate ottimizzato.
CN108462485B (zh) 一种延时电路及电子装置