CN107707221A - D触发器及其控制方法 - Google Patents

Abstract

本发明的D触发器及其控制方法，包括：第一传输电路，包括串联的第一晶体管和第二晶体管，第一晶体管栅极连接时钟信号，源极连接D触发器的输入信号，漏极连接第二晶体管的源极，第二晶体管栅极连接反相时钟信号，漏极连接第一节点；第二传输电路，包括串联的第三晶体管和第四晶体管，第三晶体管栅极连接时钟信号，源极连接反相输入信号，漏极连接第四晶体管的源极，第四晶体管栅极连接反相时钟信号，漏极连接第二节点；差分电路，连接于第一节点和第二节点之间，当第二节点的电位低于高电平时，差分电路将第二节点的电位拉高为高电平，并将第二节点的信号输出，弥补D触发器信号传输过程中由于晶体管的阈值电压损失，保证信号传输的准确性。

Description

D触发器及其控制方法

技术领域

本发明涉及半导体集成电路技术领域，特别涉及一种D触发器及其控制方法。

背景技术

D触发器是数字电路中时序逻辑电路常用的电路单元，现有技术中的D触发器的电路结构如图1所示，包括两个结构相同的第一触发单元1和第二辑触发单元2，第一触发单元1包括第一传输门电路T1、第二传输门电路T2、第一反相电路L1及第二反相电路L2，第二触发单元2包括第三传输门电路T3、第四传输门电路T4、第三反相电路L3及第四反相电路L4，其中，第一传输门电路T1、第二传输门电路T2、第三传输门电路T3以及第四传输门电路T4均包括一个PMOS晶体管和一个NMOS晶体管，PMOS晶体管和NMOS晶体管的源极和漏极均连接在一起，第一传输门电路T1的一输入端11、第二传输门电路T2的一输入端21、第三传输门电路T3的一输入端31及第四传输门电路T4的一输入端41分别连接同一时钟信号CLK，第一传输门电路T1的另一输入端12、第二传输门电路T2的一另输入端22、第三传输门电路T3的另一输入端32及第四传输门电路T4的另一输入端42分别连接同一反相时钟控制信号CLKB，反相时钟控制信号CLKB与时钟信号CLK是两个反相的时钟信号。D触发器还包括第五反相电路L5和第六反相电路L6，第一级触发单元1和第二级触发单元2连接于第五反相电路L5和第六反相电路L6之间，第五反相电路L5的输入端连接D触发器输入信号D，第六反相电路L6的输出端连接D触发器的输出信号Q。

由于NMOS晶体管在传输高电位时存在阈值损失，使得D触发器的输出信号Q的电压比实际电压低。

发明内容

本发明的目的在于，提供一种D触发器及其控制方法，解决现有技术中的D触发器存在阈值电压损失的问题。

为解决上述技术问题，本发明提供一种D触发器，包括：

第一传输电路，包括串联的第一晶体管和第二晶体管，所述第一晶体管的栅极连接时钟信号，源极连接D触发器的输入信号，漏极连接所述第二晶体管的源极，所述第二晶体管的栅极连接反相时钟信号，漏极连接第一节点；

第二传输电路，包括串联的第三晶体管和第四晶体管，所述第三晶体管的栅极连接所述时钟信号，源极连接反相输入信号，漏极连接所述第四晶体管的源极，所述第四晶体管的栅极连接所述反相时钟信号，漏极连接第二节点；

差分电路，连接于所述第一节点和所述第二节点之间，当所述第二节点的电位低于高电平时，所述差分电路将所述第二节点的电位拉高为高电平，并将所述第二节点的信号输出。

可选的，所述时钟信号通过第一反相器输出所述反相时钟信号。

可选的，所述输入信号通过第二反相器输出所述反相输入信号。

可选的，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管均为NMOS晶体管。

可选的，所述差分电路包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第二节点，所述第三反相器的输出端连接所述第一节点，所述第四反相器的输入端连接所述第一节点，所述第四反相器的输出端连接所述第二节点。

可选的，当所述输入信号为低电平时，所述反相输入信号为高电平，所述第一节点为低电平，所述第二节点为高电平与阈值电压之间的差值，所述第四反相器将所述第二节点的电位拉高为高电平。

可选的，所述D触发器还包括第五反相器，所述第五反相器的输入端连接所述第二节点，输出端根据所述第二节点的电位输出所述D触发器的输出信号。

相应的，本发明还提供一种D触发器的控制方法，采用上述的D触发器，当时钟信号为低电平时，第一晶体管和第三晶体管关闭，第二晶体管和第四晶体管打开，输入信号通过所述第二晶体管传输，并形成第一传输信号存储在所 述第一晶体管和所述第二晶体管之间，反相输入信号通过所述第四晶体管传输，并形成第二传输信号存储在所述第三晶体管和所述第四晶体管之间；当所述时钟信号跳变为高电平时，所述第一晶体管和所述第三晶体管打开，所述第二晶体管和所述第四晶体管延迟第一时间关闭，在所述第一时间内，所述第一传输信号通过所述第一晶体管传输到第一节点，所述第二传输信号通过所述第三晶体管传输到第二节点；当所述第二节点的电位低于高电平时，所述差分电路将所述第二节点的电位拉高为高电平，并将所述第二节点的信号输出。

可选的，当所述输入信号为低电平时，所述反相输入信号为高电平，所述第一传输信号为低电平，所述第二传输信号为高电平与阈值电压之间的差值。

可选的，所述差分电路包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第二节点，输出端连接所述第一节点，所述第四反相器的输入端连接所述第一节点，所述第四反相器的输出端连接所述第二节点，在所述第一时间内，所述第一节点为低电平，所述第四反相器将所述第二节点的电位由高电平与阈值电压之间的差值拉高为高电平，所述差分电路将所述第二节点的信号输出。

可选的，所述输入信号为高电平时，所述反相输入信号为低电平，所述第一传输信号为高电平与阈值电压之间的差值，所述第二传输信号为低电平。

可选的，所述差分电路包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第二节点，输出端连接所述第一节点，所述第四反相器的输入端连接所述第一节点，所述第四反相器的输出端连接所述第二节点，在所述第一时间内，所述第三反相器将所述第一节点的电位由高电平与阈值电压之间的差值拉高为高电平，所述第二节点为低电平，所述差分电路将所述第二节点的信号输出。

本发明的D触发器及其控制方法中，在所述时钟信号由低电平跳变为高电平后的第一时间内，第一晶体管、第二晶体管、第三晶体管以及第四晶体管均导通，D触发器的输入信号通过第一传输电路传输到第一节点，反相输入信号通过第二传输电路传输到第二节点，当第二节点的电位低于高电平时，差分电路将第二节点的电位拉高为高电平，从而弥补D触发器的输入信号在传输过程中由于晶体管的阈值电压损失，保证输入信号传输的准确性。

附图说明

图1为现有技术中D触发器的电路结构示意图；

图2为本发明一实施例中D触发器的电路结构示意图。

具体实施方式

下面将结合示意图对本发明的D触发器及其控制方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种D触发器，包括：第一传输电路，包括串联的第一晶体管和第二晶体管，第一晶体管栅极连接时钟信号，源极连接D触发器的输入信号，漏极连接第二晶体管的源极，第二晶体管栅极连接反相时钟信号，漏极连接第一节点；第二传输电路，包括串联的第三晶体管和第四晶体管，第三晶体管栅极连接时钟信号，源极连接反相输入信号，漏极连接第四晶体管的源极，第四晶体管栅极连接反相时钟信号，漏极连接第二节点；差分电路，连接于第一节点和第二节点之间，当第二节点的电位低于高电平时，差分电路将第二节点的电位拉高为高电平，并将第二节点的信号输出。

在所述时钟信号由低电平跳变为高电平后的第一时间内，第一晶体管、第 二晶体管、第三晶体管以及第四晶体管均导通，D触发器的输入信号通过第一传输电路传输到第一节点，反相输入信号通过第二传输电路传输到第二节点，当第二节点的电位低于高电平时，差分电路将第二节点的电位拉高为高电平，从而弥补D触发器的输入信号在传输过程中由于晶体管的阈值电压损失，保证输入信号传输的准确性。

下文结合图2对本发明的D触发器及其控制方法进行详细的描述。

参考图2所示，本发明提供的D触发器包括第一传输电路10、第二传输电路20及差分电路30。第一传输电路10用于传输D触发器的输入信号D，第二传输电路20用于D触发器的反相输入信号DN，差分电路30用于对传输过程中的输入信号D和反相输入信号DN进行差分互补，并将信号输出。

继续参考图2所示，第一传输电路10包括串联的第一晶体管M1和第二晶体管M2，其中，所述第一晶体管M1的栅极连接时钟信号CK，所述第一晶体管M1的源极连接D触发器的输入信号D，所述第一晶体管M1的漏极连接所述第二晶体管M2的源极，所述第二晶体管M2的栅极连接反相时钟信号CKN，所述第二晶体管M2的漏极连接第一节点S1。本实施例中，所述时钟信号CK通过第一反相器I1输出所述反相时钟信号CKN，所述第一晶体管M1和所述第二晶体管M2为NMOS晶体管，因此，当时钟信号CK为高电平时，第一晶体管M1导通，第二晶体管M2关闭，当时钟信号DK为低电平时，第二晶体管M2导通，第一晶体管M1关闭。

第二传输电路20包括串联的第三晶体管M3和第四晶体管M4，其中，所述第三晶体管M3的栅极连接所述时钟信号CK，源极连接反相输入信号DN，漏极连接所述第四晶体管M4的源极，所述第四晶体管M4的栅极连接所述反相时钟信号CKN，漏极连接第二节点S2。本实施例中，所述输入信号D通过第二反相器I2输出所述反相输入信号DN。所述第三晶体管M3、所述第四晶体管M4均为NMOS晶体管。因此，当时钟信号CK为高电平时，第三晶体管M3导通，第四晶体管M4关闭，当时钟信号DK为低电平时，第四晶体管M4导通，第三晶体管M3关闭。

然而，需要说明的是，时钟信号CK通过第一反相器I1输出反相时钟信号CKN，由于第一反相器I1具有延迟功能，也就是说，当时钟信号CK由低电平 跳变为高电平时，反相时钟信号CKN延时一段时间(第一时间)之后有高电平跳变为低电平，使得第二晶体管M2和第四晶体管M4延时一段时间关闭。当然，本领域技术人员可以理解的是，本发明中时钟信号还可以采用其他反相延迟电路输出反相时钟信号，只要能够将时钟信号反相并延迟一时间输出，此亦在本发明保护的思想范围之内。

继续参考图2所示，差分电路30连接于所述第一节点S1和所述第二节点S2之间，本发明中，当所述第二节点S2的电位低于高电平时，所述差分电路30对第一节点S1和第二节点S2的电位进行差分互补，从而将所述第二节点S2的电位拉高为高电平，并将所述第二节点S2的信号输出。

具体的，所述差分电路包括第三反相器I3和第四反相器I4，所述第三反相器I3的输入端连接所述第二节点S2，所述第三反相器I3的输出端连接所述第一节点S1，所述第四反相器I4的输入端连接所述第一节点S1，所述第四反相器I4的输出端连接所述第二节点S2。在本发明中，当所述输入信号D为低电平时，所述反相输入信号DN为高电平，所述第一节点S1为低电平，所述第二节点S2为高电平与阈值电压Vth之间的差值，所述第四反相器I4将所述第二节点S2的电位拉高为高电平。此外，参考图2所示，所述D触发器还包括第五反相器I5，所述第五反相器I5的输入端连接所述第二节点S2，输出端根据所述第二节点S2的电位输出所述D触发器的输出信号Q。

相应的，本发明还提供一种D触发器的控制方法，采用上述的D触发器，该控制方法具体包括：

首先，当时钟信号CK为低电平时，第一晶体管M1和第三晶体管M3关闭，第二晶体管M2和第四晶体管M4打开，D触发器的输入信号D通过所述第二晶体管M2传输，并形成第一传输信号存储在所述第一晶体管M1和所述第二晶体管M2之间，反相输入信号DN通过所述第四晶体管M4传输，并形成第二传输信号存储在所述第三晶体管M3和所述第四晶体管M4之间；

接着，当所述时钟信号CK跳变为高电平时，所述第一晶体管M1和所述第三晶体管M3打开，由于第一反相器I1的延迟输出，使得反相时钟信号CKN延迟一第一时间跳变为低电平，从而使得所述第二晶体管M2和所述第四晶体管M4延迟第一时间关闭，也就是说，在第一时间内，第一晶体管M1、第二晶体 管M2、第三晶体管M3以及第四晶体管M3均打开，从而在所述第一时间内，所述第一传输信号通过所述第一晶体管M1传输到第一节点S1，所述第二传输信号通过所述第三晶体管传M3输到第二节点S2。本发明中，当所述第二节点S2的电位低于高电平时，所述第四反相器I4将所述第二节点S2的电位拉高为高电平，并输出所述D触发器的输出信号。

具体的，当所述输入信号D为低电平时，所述反相输入信号DN为高电平，所述第一传输信号为低电平，所述第二传输信号为高电平与晶体管的阈值电压之间的差值。在所述第一时间内，所述第一节点S1为低电平，所述第四反相器I4将所述第二节点S2的电位由高电平与阈值电压之间的差值拉高为高电平，所述第二节点S2的高电位信号输出到第五反相器I5，第五反相器I5输出D触发器的输出信号，即输出低电平。本发明中能够弥补D触发器的输入信号在传输过程中由于晶体管的阈值电压损失，保证输入信号传输的准确性。

然而，当所述输入信号D为高电平时，所述反相输入信号DN为低电平，所述第一传输信号为高电平与阈值电压之间的差值，所述第二传输信号为低电平。在所述第一时间内，所述第三反相器I3将所述第一节点S1的电位由高电平与阈值电压之间的差值拉高为高电平，所述第二节点S2为低电平，所述第二节点S2的低电位信号输出到第五反相器I5，第五反相器I5输出D触发器的输出信号，即输出高电平。

综上所述，本发明提供一种D触发器及其控制方法，在所述时钟信号由低电平跳变为高电平后的第一时间内，第一晶体管、第二晶体管、第三晶体管以及第四晶体管均导通，D触发器的输入信号通过第一传输电路传输到第一节点，反相输入信号通过第二传输电路传输到第二节点，当第二节点的电位低于高电平时，差分电路将第二节点的电位拉高为高电平，从而弥补D触发器的输入信号在传输过程中由于晶体管的阈值电压损失，保证输入信号传输的准确性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种D触发器，其特征在于，包括：

第一传输电路，包括串联的第一晶体管和第二晶体管，所述第一晶体管的栅极连接时钟信号，源极连接D触发器的输入信号，漏极连接所述第二晶体管的源极，所述第二晶体管的栅极连接反相时钟信号，漏极连接第一节点；

第二传输电路，包括串联的第三晶体管和第四晶体管，所述第三晶体管的栅极连接所述时钟信号，源极连接反相输入信号，漏极连接所述第四晶体管的源极，所述第四晶体管的栅极连接所述反相时钟信号，漏极连接第二节点；

差分电路，连接于所述第一节点和所述第二节点之间，当所述第二节点的电位低于高电平时，所述差分电路将所述第二节点的电位拉高为高电平，并将所述第二节点的信号输出。

2.如权利要求1所述的D触发器，其特征在于，所述时钟信号通过第一反相器输出所述反相时钟信号。

3.如权利要求1所述的D触发器，其特征在于，所述输入信号通过第二反相器输出所述反相输入信号。

4.如权利要求1所述的D触发器，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管以及所述第四晶体管均为NMOS晶体管。

5.如权利要求1所述的D触发器，其特征在于，所述差分电路包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第二节点，所述第三反相器的输出端连接所述第一节点，所述第四反相器的输入端连接所述第一节点，所述第四反相器的输出端连接所述第二节点。

6.如权利要求5所述的D触发器，其特征在于。当所述输入信号为低电平时，所述反相输入信号为高电平，所述第一节点为低电平，所述第二节点为高电平与阈值电压之间的差值，所述第四反相器将所述第二节点的电位拉高为高电平。

7.如权利要求1所述的D触发器，其特征在于，所述D触发器还包括第五反相器，所述第五反相器的输入端连接所述第二节点，输出端根据所述第二节点的电位输出所述D触发器的输出信号。

8.一种D触发器的控制方法，其特征在于，采用如权利要求1所述的D触发器，当时钟信号为低电平时，第一晶体管和第三晶体管关闭，第二晶体管和第四晶体管打开，输入信号通过所述第二晶体管传输，并形成第一传输信号存储在所述第一晶体管和所述第二晶体管之间，反相输入信号通过所述第四晶体管传输，并形成第二传输信号存储在所述第三晶体管和所述第四晶体管之间；当所述时钟信号跳变为高电平时，所述第一晶体管和所述第三晶体管打开，所述第二晶体管和所述第四晶体管延迟第一时间关闭，在所述第一时间内，所述第一传输信号通过所述第一晶体管传输到第一节点，所述第二传输信号通过所述第三晶体管传输到第二节点；当所述第二节点的电位低于高电平时，所述差分电路将所述第二节点的电位拉高为高电平，并将所述第二节点的信号输出。

9.如权利要求8所述的D触发器的控制方法，其特征在于，当所述输入信号为低电平时，所述反相输入信号为高电平，所述第一传输信号为低电平，所述第二传输信号为高电平与阈值电压之间的差值。

10.如权利要求9所述的D触发器的控制方法，其特征在于，所述差分电路包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第二节点，输出端连接所述第一节点，所述第四反相器的输入端连接所述第一节点，所述第四反相器的输出端连接所述第二节点，在所述第一时间内，所述第一节点为低电平，所述第四反相器将所述第二节点的电位由高电平与阈值电压之间的差值拉高为高电平，所述差分电路将所述第二节点的信号输出。

11.如权利要求8所述的D触发器的控制方法，其特征在于，所述输入信号为高电平时，所述反相输入信号为低电平，所述第一传输信号为高电平与阈值电压之间的差值，所述第二传输信号为低电平。

12.如权利要求11所述的D触发器的控制方法，其特征在于，所述差分电路包括第三反相器和第四反相器，所述第三反相器的输入端连接所述第二节点，输出端连接所述第一节点，所述第四反相器的输入端连接所述第一节点，所述第四反相器的输出端连接所述第二节点，在所述第一时间内，所述第三反相器将所述第一节点的电位由高电平与阈值电压之间的差值拉高为高电平，所述第二节点为低电平，所述差分电路将所述第二节点的信号输出。